利用LKMC仿真和NBD测试对FinFET中的应变的仿真和表征

一种新的仿真方法和测试手段被采用来验证了FinFET中传统的应力仿真方法。首先,名为lattice kinetic Monte Carlo的算法第一次被用来仿真了FinFET上SiGe的外延生长过程以及由之产生的应力。外延过程的仿真充分可信,同时与传统的由多面体法生成结果的系统对比证实了两种算法具有相近的结果和相似的分布。接下来,P型FinFET器件结构片在实验室制备出来并在RPCVD机台中对源漏区进行了成功的SiGe外延的实验。对做完SiGe外延结构片进行TEM和纳米束衍射测试来表征Fin中的应变,测试的结果与相同条件下的多面体法仿真结果进行比较,二者相互验证。     

近红外波段Ge光电探测器的研究进展

随着光通信技术的发展,如何制备能与Si基电路单片集成的响应波长在1.3和1.55 μm的高性能光电探测器成为研究热点.总结了SiGe组分变化的缓冲层技术、低温缓冲层技术以及选区外延这三种主流的Ge材料外延技术,介绍了pin结构、金属-半导体-金属(MSM)结构、雪崩光电二极管(APD)结构以及pin结构和MSM结构与光波导集成这四种不同结构的Ge光电探测器,并从这些不同结构的器件制备技术方面阐述了近红外波段Ge光电探测器的研究进展及其应用.     

面向5nm CMOS技术代堆叠纳米线释放工艺研究

针对5 nm CMOS技术代亟待解决的纳米线释放难题, 通过实验探究了HF (6%) ∶H₂O₂ (30%) ∶CH₃COOH (99.8%) =1∶2∶3的混合溶液放置时间对纳米尺度外延堆叠GeSi/Si/GeSi/Si结构释放影响。混合溶液放置时间在48 h内, GeSi层的腐蚀速率会随着溶液的放置时间的增加而变大, 48 h后腐蚀速率趋于稳定。另外, 在厚度相同的情况下, Ge Si层的腐蚀速率会随着Ge含量的增加而变大。本文实现了腐蚀纳米尺度GeSi的同时没有对Si造成损伤, 对于厚度为31.3 nm的GeSi层, 腐蚀的深宽比达到了17∶1, 而且没有出现倒塌现象。该湿法腐蚀工艺对于5 nm及以下技术代堆叠纳米线制造、SON结构、新型MEMS和传感器件制造等具有一定的借鉴和指导意义。     

面向水平GAA内侧墙模块的干法Si0.7Ge0.3选择性刻蚀研究

针对环栅(Gate-All-Around,GAA) Si_0.7Ge_0.3的内侧墙(Inner spacer)空腔刻蚀难以精确控制尺寸和形貌的问题,本研究基于常规电感耦合等离子体(inductively coupled plasma,ICP)刻蚀设备,采用CF₄/O₂/He混合气体进行Si_0.7Ge_0.3干法各向同性选择性刻蚀实验,探究了包括激励射频源(source radio frequency,SRF)功率、气压、刻蚀前侧壁清洗工艺等因素对刻蚀结果的影响与机制。研究结果表明,SRF对刻蚀深度的影响是存在线性区与准饱和区的,气压与刻蚀深度在实验区间内呈二次函数关系,稀释的氢氟酸(Diluted HF,DHF)与O₃交替清洗相对单一的DHF清洗方案在界面钝化层的去除与刻蚀形貌的控制上有更优的表现。经工艺方案优化,最终获得良好的工艺结果：刻蚀精度达到了0.61 nm/s,最优粗糙度Rq为0.101 nm,刻蚀轮廓矩形度高(d/t～83.3...