多晶硅/氧化硅/多晶硅非平面结构中Fowler-Nordheim隧穿及氧化层退化研究(英文)

Fowler-Nordheim隧穿被广泛应用于EEPROM和闪存中的擦除操作。多晶硅到多晶硅的F-N隧穿具有较高的隧穿效率。本论文基于分栅闪存存储器的结构,对于多晶硅/隧穿氧化层/多晶硅非平面结构的F-N隧穿及其引起的氧化层退化进行了研究。相比于平面结构,非平面结构显示出更高的F-N隧穿效率,且隧穿效率还可通过降低氧化层厚度或者增加预热氧化处理的方法进一步提高。较低的F-N隧穿电流密度显示出较慢的隧穿氧化层退化速率。降低氧化层厚度或者增加热氧化处理也可减缓隧穿氧化层的退化。另外,论文还讨论了研究结果对于改善分栅闪存擦除特性以及耐久性的意义。     

0.18微米三重自对准分栅闪存擦除电压对耐久性的影响

本论文对0.18微米三重自对准分栅闪存中擦除电压对耐久性的影响进行了研究。为了得到最好的耐久性,擦除电压需要进行合适的优化。由于隧穿氧化层会在编程/擦除循环过程中产生电荷陷阱并俘获电荷从而降低浮栅电势,过低的擦除电压会增加闪存单元电流对于浮栅电势变化的敏感性,从而造成更严重的耐久性退化。同时,过高的擦除电压会在选择栅氧化层中产生陷阱电荷,从而也会造成更严重的耐久性退化。论文同时提出了一种擦除电压递增的方法并进行了验证。这种方法能够更好地在两种耐久性退化机制之间进行平衡,从而进一步改善耐久性。     

Erase voltage impact on 0.18μm triple self-aligned split-gate flash memory endurance

正The erase voltage impact on the 0.18μm triple self-aligned split-gate flash endurance is studied.An optimized erase voltage is necessary in order to achieve the best endurance.A lower erase voltage can cause more cell current degradation by increasing its sensitivity to the floating gate voltage drop,which is induced by tunnel oxide charge trapping during program/erase cycling.A higher erase voltage also aggravates the endurance degradation by introducing select gate oxide charge trapping.A progressive erase voltage method is proposed and demonstrated to better balance the two degradation mechanisms and thus further improve endurance performance.