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制造工艺的快速进步给集成电路设计提供了广阔的空间,而发展较慢的设计能力导致难以对片上资源高效利用。目前,高性能处理器片上Cache普遍占到芯片总面积的一半以上,而如何高效、智能地利用片上Cache空间,构建高性能存储系统是处理器微体系结构研究的重要内容。分析了Cache数据污染和猜测执行对处理器性能的影响,并在此基础上提出一种基于数据Tag有效位分裂的无污染Cache访问控制技术-Pease,将原先D-Cache Tag中的一位数据有效位扩展为读数据有效位(RVB)和写数据有效位(WVB)两位,根据RVB和WVB值的不同组合对数据读写访问进行控制。不但充分保留了猜测执行的数据预取性,使污染数据透明化,写入数据时无需对污染数据进行替换操作,消除了污染数据对Cache效率的影响。Pease技术相对于baseline结构来说,IPC的提升幅度为1.05%~8.40%,平均提升4.04%;L1 D-Cache缺失率降低幅度为19.05%~48.16%,平均降低29.66%。 相似文献
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“存储墙”问题是高性能处理器设计必须跨越的障碍之一, 高效、智能的Cache系统是处理器存储体系的关键因素。具有分支预测能力的处理器在猜测执行分支路径上访存指令时取回的存储器数据所导致的Cache污染会显著影响Cache和处理器性能。分析了猜测执行和Cache数据污染对处理器性能的影响, 在此基础上结合分支预测机制的特征提出了一种基于分支路径跟踪的Cache污染控制技术——Contra, 通过构建分支路径跟踪表对猜测路径写入Cache的数据进行跟踪, 并对这些数据的存储、访问和替换过程进行控制, 有效地避免了污染数据对Cache效率的影响, 提升了处理器存储系统的性能。仿真结果表明, Contra技术相对于baseline结构来说, L1 D-Cache命中率提升幅度为0. 03%~6. 69%, 平均提升为1. 80%; IPC的提升幅度为0. 01%~6. 60%, 平均提升为2. 56%。 相似文献
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压实质量问题是造成沥青路面早期损坏的主要原因之一。压实不足将导致车辙、坑槽、松散及其它水损害,过压将导致压密、松散、级配改变、泛油,并可能将集料破碎使得粘结料不能裹覆集料新断裂面,同时压实过程中还存在其它质量问题(如平整度、压实度一致性、构造深度不满足要求,出现轮迹、重叠区域压实不足或过压、裂纹等),部分早期损坏现象及压实质量问题,见图1。尽管压实技术和压路机产品都得到了较大发展,但压实质量检测依然采用传统的灌沙法、取芯法等破坏性试验或核子 相似文献
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VHDL在现代电子设计技术EDA中的应用 总被引:6,自引:2,他引:4
通过对双时间选择控制器的功能分析、模块分解设计、波形仿真、逻辑综合、器件烧写的完整设计过程的描述,介绍了使用美国Altera公司的EDA设计软件Max PlusⅡ设计数字系统的方法和过程,并给出了双时间选择控制器的设计程序、部分仿真波形和器件图,说明了利用VHDL语言进行电子设计的过程和优点,并且说明了用硬件描述语言VHDL设计数字系统、逻辑综合和仿真的电子设计自动化技术是现代电子设计的重要手段和发展方向。 相似文献
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