支持MPEG—2的ME芯片的结构设计

基于全搜索块匹配算法（ＦｕｌＳｅａｒｃｈＢｌｏｃｋＭａｔｃｈｉｎｇＡｌｇｏｒｉｔｈｍ简称ＦＢＭＡ），提出一种支持ＭＰＥＧ－２综合运动估计的面向ＶＬＳＩ实现的心动阵列结构，它作为Ｔ．Ｋｏｍａｒｅｋ的ＡＢ２结构的一种变形，继承了心动阵列易于扩充运算规模的优点，同时降低了局存与运算阵列之间的数据宽度。另外，为了支持ＭＰＥＧ－２对运动估计的扩充要求，这种结构可以在得到１６×１６块匹配结果的同时，得到两个１６×８场块的匹配结果。最后，从局部存储器的设计和控制器的工作流程分析说明，这种结构在工程上是易于实现的。     

一种深亚微米工艺下的总线低功耗编码方案

提出了一种新的基于深亚微米总线功耗模型的总线低功耗编码方案--邻位反转编码.这一编码方案着重考虑了深亚微米工艺下线间耦合效应,相对于原有的基于孤立总线模型的编码方案更为有效.实验数据表明,可以有效减少总线传输功耗50%以上.对比传统的编码方案,在降低功耗方面有20%以上的提高.     

运动估计快速半象素级搜索方法的实验研究

提出了３种运动估计快速半象素级搜索方法。实验分析表明这３种方法具有较好的ＭＳＥ性能和解码图象质量；３种快速方法中最慢的可以节省约２９．１７％运算次数，最快的可节省近５８．３３％运算次数。本文所提出的快速方法可作为运动估计单元中半象素级搜索实时实现的候选算法。     

Viterbi译码算法Soft Core IP的低功耗设计

介绍了Viterbi译码算法SoftCoreIP的一种低功耗实现方案,对其中的核心功能单元ACS(Adder_Compare_Select)提出了一种改进的设计结构,并介绍了电路时钟的优化技术及低功耗设计技术,经实验证明,确实达到了降低功耗、减小电路规模的设计目的。     

一种新型2-DCT/IDCT结构的设计与实现

本文根据MPEG-2视频编码的特点,设计了仅由一个1-DCT核完成的2-DCT/IDCT结构,该结构的转换矩阵通过SRAM实现,具备双端口的输入输出,数据吞吐率较高,能够有效节省芯片面积.1-DCT核由7个乘法器组成,乘法器可以根据计算速度的快慢灵活设计.为了解决双端口无冲突的存储访问,提出了一个数据排列方案.由于乘法器的乘数之一为常数,我们设计了一种常数修改方案能够有效的降低成法器的硬件开销.该2-DCT/IDCT结构通过了FPGA验证,具有较强的工程实用价值.     

支持MPEG—2的ME芯片的结构设计

基于全搜索块匹配算法（ＦｕｌｌＳｅａｒｃｈＢｌｏｃｋＭａｔｃｈｉｎｇＡｌｇｏｒｉｔｈｍ，简称ＦＢＭＡ），提出了一种支持ＭＰＥＧ－２综合运动估计的面向ＶＬＳＩ实现的心动阵列结构。它作为Ｔ．Ｋｏｍａｒｅｋ的ＡＢ２结构的一种变形，继承了心动阵列易于扩充运算规模的优点，同时降低了局存与运算阵列之间的数据宽度。另外，为了支持ＭＰＥＧ－２对运动估计的扩充要求，这种结构可以在得到１６×１６块匹配结果的同时，得到两个１６×８场块的匹配结果。最后，从局部存储器的设计和控制器的工作流程分析说明，这种结构在工程上是易于实现的。     

运动估计芯片中降低局存与脉动阵列数据宽度的设计方法

文中针对运动估计芯片中极为重要的存储器的结构设计,提出了一种降低局存与运算阵列端口数的设计方法,使局存的控制结构得到极大简化。文中应用这种方法,对ＡＢ２,ＡＳ２结构进行改造,得到两种具有工程实用性的新型结构。端口数的降低会带来运算阵列计算的效率的下降,为此又推导了一个平衡九与计算效率的公式。     

基于行列变换结构的2-DCT/IDCT的误差分析

提出一种新的基于行列变换结构的2-DCT／IDCT误差模型。利用该模型得到的计算2-DCT／IDCT的误差公式，能够告知2-DCT／IDCT结构各部件的字长对整体计算的误差贡献。本文根据该误差模型，具体计算了基于行列变换结构的既符合IDCT有穷字长标准，又能够尽可能降低硬件开销的2-DCT／IDCT各部件字长，为所有采用该类结构的设计提供了参照。