基于CPLD的ARINC429总线接口系统设计

文章首先简单介绍了ARINC429航空总线的应用背景和总线传输协议的基本内容。然后根据ARINC429航空总线标准的要求,提出一种基于ACTEL公司CPLD的透明数据传输系统方案。在QUARTUSⅡ和MODELSIM的设计平台上,该系统成功实现12路ARINC429信号接收和4路ARINC429信号发送的功能,每个通道都包括32×8的数据FIFO,ARINC429字长为32位,主机接口采用16位,429数据速率支持12.5kbps与100kbps,数据传输实时可靠,能较好地满足ARINC429通信系统的要求。该电路系统采用正向设计,VerilogHDL硬件语言描述,ACTEL公司A3P250VQG100I实现,规模十四万门左右,采用VQFP100封装,双电源设计,功耗低至0.4W,能较好地满足工业级电路系统低功耗的设计要求。     

基于AMBA总线的3DES算法IP核的设计与实现

基于AMBA2.0总线,设计并实现了一种使用3DES加密算法的IP核。该设计通过了行为级功能仿真和综合后的时序仿真,成功运用于一款32位浮点DSP芯片中,并且用TSMC 65 nm CMOS工艺实现。目前该IP核已经投入使用,在500 MHz的工作频率下,3DES加/解密速率达到615 Mbps,可以满足大部份系统数据处理的需求。     

一种数据Cache的设计和验证

Cache能够提高DSP处理器对外部存储器的存取速度,提高DSP的性能,设计高性能低功耗的Cache,对于提高DSP芯片的整体性能有着十分重大的意义。描述了DSP芯片中一种高性能低功耗的数据Cache。这种Cache可以通过增加具备重装功能的Line Buffer来减少处理器对Cache的访问频率,从而降低Cache功耗。通过FFT、AC3、FIR三种基准程序测试表明,Line Buffer可以降低35%的Cache访问频率,明显降低了数据Cache功耗。     

DSP中指令Cache的低功耗设计

设计了一种低功耗指令Cache：通过在CPU与一级指令Cache之间加入Line Buffer,来减少CPU对指令Cache的访问次数,从而降低指令Cache的功耗。此外在Line Buffer控制器中添加了重装控制单元,当指令Cache发生缺失时,能将片外存储单元中的指令直接送给CPU,从而最大限度地减少由于Cache缺失所引起CPU取指的延迟。经验证,该设计在降低功耗的同时,还提升了指令Cache的性能。