一种基于多FPGA的SoC验证方法

片上系统(SoC)是芯片设计的发展趋势,现场可编程门阵列(FPGA)验证是芯片设计中最重要的环节之一。基于Altera公司的FPGA和静态时序分析工具TimeQuest的应用,提出了一种使用两个或多个FPGA器件验证复杂SoC的方法,分析了使用多个FPGA器件进行功能验证对于SoC设计的重要性,介绍了FPGA时序约束的具体设置方式;并把这种方法应用在实例中,测试结果显示通过使用这种方式可以快速有效的实现对大规模、复杂时序SoC的功能验证。     

FPGA与ASIC之兼容设计

为了利用FPGA和ASIC设计各自的优点,很多设计首先通过FPGA来实现,再根据需求转换成ASIC实现,同时更多的ASIC设计为了降低风险和成本,在设计过程中会选择使用FPGA进行功能验证。这就需要设计能在两者之间互相转换,怎样使电路设计以最快的速度、最小的代价来满足这一转换,本文提出了一些兼容设计方法,并进行了分析,最后给出了兼容设计实例,设计实践表明这些设计方法对FPGA与ASIC的兼容设计是行之有效的。     

基于eFPGA 的通信基带加速器的逻辑重构设计

为解决CMOS器件特征尺寸缩小带来的SoC(System on Chip,片上系统)芯片可靠性失效的问题,提出了一种基于eFPGA(embedded FPGA,嵌入式FPGA)的在线编程功能实现故障电路逻辑重构的方法。对eFPGA技术优势、JTAG(Joint TestAction Group,联合测试工作组协议)工作原理进行了分析,选取通信基带信号处理的典型算法：FFT(Fast Fourier Transform,快速傅里叶变换)、FIR(Finite Impulse Response,有限脉冲响应)滤波算法为例,模拟通信基带加速器功能失效时,借助JTAG技术配置新的互连关系,利用eFPGA进行逻辑重构,替代通信基带加速器结构实现功能自愈。仿真及验证结果显示eFPGA在面积与功耗方面具备优势,此方案可以实现预期逻辑重构的功能,能有效提高系统可靠性与灵活性。     

适用于低照度环境下的智能安防边缘计算平台设计

随着人工智能技术的快速发展,安防产品正在从传统的被动防御向主动化、智能化方向转变。在这一过程中,算力向前端及边缘端迁移的趋势愈加明显。针对智能安防产品在功耗、体积方面的限制,研制了适用于卷积神经网络的边缘计算芯片,通过数据流架构、混合精度计算等方法,达到了高达90%的芯片算力有效利用率和4TFLOPS/W的算力功耗比。并基于该芯片原型,完成在0.01LUX低照度环境下对安防目标物的识别,与GPU相比,识别精度损失在3%以内。     

基于神经网络的嵌入式系统设计及模型部署方法

为了应对嵌入式终端智能化应用需求,本研究研制了一种基于Hi35XX SoC的智能处理系统。本研究完成了该嵌入式系统的硬件设计与软件设计。在软件系统的应用软件层面,提出了一种将卷积神经网络在Hi35XX的AI加速引擎NNIE上的部署方法,解决了分割计算层和上采样计算层在Pytorch、onnx、Caffe、wk四种不同框架下的格式转化冲突。软、硬件系统的建立使该系统具有目标检测智能处理能力。     

序列偶循环相关函数及其界的研究

根据提出的序列偶的周期互相关及其自相关函数的概念,进一步讨论了序列偶间的互相关函数的变换关系。在此基础之上定义了相应的偶相关函数量值,并推导形成了有关序列偶的界的理论估计。     

一种新型扩频通信序列码的研究

随着最佳信号的广泛应用,只用1个序列来形成最佳信号限制了最佳信号的存在空间,因此人们开始研究用2个序列组成的序列偶。根据以前提出的有关序列偶及零/低相关区域序列的概念,提出一种新的扩频通信序列码形式,即区域(或准)最佳自相关,最后简单论证了此类信号的存在并举出实例。