基于FPGA的DDR3存储控制的设计与验证

DDR3SDRAM是第三代双倍数据传输速率同步动态随机存储器,DDR3具有高速率、低电压、低功耗等特点[1-2];在DDR3控制器的实际使用中,如何将用户需要存储的数据在DDR3中快速存储非常重要,如果数据被送到DDR3接口的速度低,则会影响DDR3的存储速度,同时影响DDR3的实际应用,因此,针对DDR3存储器设计存储控制有重要的意义[2];基于此设计主要分为低速读写控制与高速流读写控制,低速读写控制主要用于小数据量的操作,高速流读写控制主要用于批量数据的存储操作;此设计在FPGA上通过了大量数据读写的验证,证明数据存储的正确性;经过测试,在高速流读写模式下,DDR3存储控制设计的带宽利用率最大为66.4%;此设计在功能和性能上均符合系统总体设计的要求。     

实时高清多媒体监控系统的安全实现

超长指令字(VLIW)架构数字信号处理器(DSP)具有强大的处理能力,在该DSP处理器上一方面通过增加专用指令,另一方面通过改进算法,达到了硬件软件全面加速,实现了密码芯片,满足了高清多媒体监控系统的实时加解密和认证等需求.该密码处理芯片首次实现符合安全防范监控数字音视频编码技术标准的可伸缩音视频编码(SVAC[1])码流的安全认证处理,并增加了与音/视频芯片之间的接口,接收音/视频编码流,进行加解密等.密码处理芯片与音/视频芯片共同组成了高清多媒体监控系统.大量的软件和FPGA评估验证保证了数据安全认证的实时性、安全性、正确性.     

基于SDRAM大容量缓存FIFO控制器的设计与实现

数据通过采集模块后需要进行缓存,然后再通过DMA写入上位机,SDRAM存储容量大,符合大批量数据的存储,FIFO可以在不同的速率下读写数据,根据两者的优势,本设计是基于SDRAM控制器实现的大容量缓存FIFO;系统中FPGA采用Altera公司的CycloneII:EP2C35F484I8,使用verilog语言实现,通过Quartus11.0编译、综合、布线后,时钟能够达到100 MHz;设计通过了仿真与验证,在仿真验证下,此大容量FIFO存储速率达到43.6 MByte/s;设计已经成功用于实际环境中,输入输出时钟完全不确定的情况下,SDRAM的最低利用率是43%,在时钟相差小的情况下,利用率可以达到100%,符合系统设计需要。     

浮点指数函数的设计与实现

设计了一种用于现代雷达系统的指数函数。设计中,浮点数格式均采用IEEE-754标准32位单精度表示[1]。采用Table-driven算法实现浮点指数函数的运算。为了简化硬件的实现并提高算法实现的精度,引入了CORDIC算法。基于这两种算法结构,提出一种改进结构。采用Verilog语言描述,通过ModelSim6.5b进行仿真,结果表明,在一定的数据范围内,改进后指数函数运算结果的相对误差是传统方法的40%。在TMSC 65nm工艺下综合,频率达到483MHz,满足系统的工作频率要求。