∑—△DAC基于高层设计要求的设计自动化

提出了∑－△ＤＡＣ基于高层设计要求的设计自动化的一般过程。并给出了∑－△ＡＣ中所用到的每个部件的优化实现形式。还提出了在某些应用中用软件程序代替∑－△ＤＡＣ可中数字部分的思想。综合的输出结果将是ＲＴＬ ＶＨＤＬ 码或Ｃ码,以使∑－△ＤＡＣ实现时其数字电路部分可以嵌在ＤＡＰ ＡＳＩＣ或ＤＳＰ程序中。     

用于高速逻辑电路优化的改进Retiming算法

时序重排是一种同步时序电路性能优化的重要方法,文中提出了一种改进时序重排算法,使时序重排可以更有效地与其经组合优化算法结合起来,共同提高同步时序电路的速度,在各种不同的测试电路上得到的实验结果显示,这种算法在与其它组合优化方法的结合上,较以往的时序重排算法有很大的改进。     

Σ-ΔDAC基于高层设计要求的设计自动化

提出了 Σ—Δ DAC基于高层设计要求的设计自动化的一般过程 ,并给出了 Σ— Δ DAC中所用到的每个部件的优化实现形式。还提出了在某些应用中用软件程序代替Σ—Δ DAC中数字部分的思想。综合的输出结果将是 RTL VHDL码或 C码 ,以使 Σ- Δ DAC实现时其数字电路部分可以嵌在 DSP ASIC或 DSP程序中。