CMOS图像传感器中分段电容DAC非理想因素研究

CMOS图像传感器信号处理中通常采用分段电容DAC产生斜坡参考电压。研究了分段电容DAC精确的电容失配及寄生与其转换精度的关系式。基于对分段电容DAC工作原理的研究,导出了电容失配及寄生模型;针对其分数桥接电容失配、各二进制电容间的失配及寄生电容问题进行了理论分析;对分段电容DAC进行非理想因素仿真,设计了一个采用分段电容DAC的10位单斜ADC并对其进行测试,仿真和测试结果均验证了理论分析的正确性。上述理论分析结果可作为分段电容DAC的设计指导。     

基于单传感器的低照度彩色图像增强系统

针对低照度下传统彩色图像传感器成像质量差的问题,提出一种基于单传感器的低照度彩色图像增强系统.系统同时采集可见光(VIS)和近红外(NIR),用NIR对VIS图像进行增强.系统中,为处理混合光图像提出了一系列图像处理方法:针对NIR对VIS颜色干扰的问题,提出一种颜色差值与降噪处理相结合的VIS分离方法;针对VIS与N...     

应用于CMOS图像传感器中带有失调电压消除功能的电容比值非相关十位循环式模数转换器

A 10-bit ratio-independent switch-capacitor（SC） cyclic analog-to-digital converter（ADC） with offset cancelingforaCMOSimagesensorispresented.TheproposedADCcompletesanN-bitconversionin1.5N clock cycles with one operational amplifier. Combining ratio-independent and polarity swapping techniques, the conversioncharacteristicoftheproposedcyclicADCisinherentlyinsensitivebothtocapacitorratioandtoamplifieroffset voltage. Therefore, the circuit can be realized in a small die area and it is suitable to serve as the column-parallel ADC in CMOS image sensors. A prototype ADC is fabricated in 0.18- m one-poly four-metal CMOS technology.The measured results indicate that the ADC has a signal-to-noise and distortion ratio（SNDR） of 53.6 dB and a DNL of C0：12/0：14 LSB at a conversion rate of 600 kS/s. The standard deviation of the offset variation of the ADC is reduced from 2.5 LSB to 0.5 LSB. Its power dissipation is 250 W with a 1.8 V supply, and its area is0.030.8 mm2.     

用于高速CMOS图像传感器的电容复用型循环ADC

设计了一种用于高速CMOS图像传感器的列并行标志冗余位(RSD)循环式模/数转换器(ADC)。该ADC在每次循环中采样和量化输入信号同步进行,速度比传统的循环式ADC提高了1倍。利用电容复用技术,对于像素输出信号的相关双采样(CDS)操作和精确乘2运算,将仅使用1个运放和4组电容来实现,减小了芯片面积。通过0.18μm标准CMOS工艺完成了ADC电路设计和仿真。SPICE仿真结果表明,在4 MS/s的采样速度和1.8 V电源电压下,ADC的SNDR达到55.61 dB,有效位数为8.94 bit,功耗为1.34 mW,满足10 bit精度高速CMOS图像传感器系统的应用要求。     

采样信号全摆幅的失配不敏感开关电容二倍放大器

本文提出了一种对电容失配不敏感的开关电容二倍放大器。此结构在放大阶段通过交叉串联两组每组两个电容实现放大功能,并且允许采样信号共模值达到全摆幅。此电路采用电荷补偿技术减小了寄生电容对增益精度的影响。仿真结果显示当采样信号共模值在全摆幅内摆动时,增益误差变化不超过0.03%。当电容失配从0增加到0.2%,增益误差恶化了0.00015%。在所有的仿真中运放的开环增益为69dB。     

TDI型CMOS图像传感器时序控制设计与实现

设计了1 024× 128时间延迟积分型(TDI) CMOS图像传感器的时序控制电路.基于沿扫描方向的行滚筒式曝光方式、通过增加曝光频率实现了像素间电荷转移的同时性和信号累加的同步性.完成了像素阵列、像素外电荷累加和列级ADC的时序控制电路,相关参数通过I2C总线控制.设计共耗费761个标准逻辑单元,版图大小为125μ...     

基于列共用多采样技术的ＣＭＯＳ图像传感器读出电路设计

针对CMOS图像传感器中相关多采样(correlated multiple sampling, CMS)技术在抑制噪声的同时使读出速度受影响的问题,设计了低噪声读出电路。读出电路采用列共用多采样技术,能够在不影响读出速度的情况下,抑制时域噪声和列固定模式噪声(Fixed Pattern Noise, FPN),改善CMOS图像传感器的成像质量。列共用多采样技术采用开关控制读出电路和像素的连接关系,以多列共用的读出电路对像素依次进行时序错开时间缩短的多次采样,完成所有像素量化的总时间保持不变。基于列共用多采样技术读出电路的降噪效果在110nm的CMOS工艺下进行了仿真和验证。随着采样数M从1到4变化,读出时间没有增长,瞬态噪声仿真得到整个读出链路的输入参考噪声从123.8μV降低到60.6μV;加入列FPN进行仿真,输入参考失调电压由138μV降低到69μV。     

用于时间延迟积分型图像传感器的流水采样列级运放共享累加器

提出了一种适用于TDI-CIS(时间延迟积分CMOS图像传感器)的模拟域流水采样列级运放共享累加器结构。提出的这种模拟累加器结构应用流水采样结构在不改变运放速率的前提下,将累加器的速率提升为传统累加器的2倍;采用积分电容列运放共享技术将n级TDI-CIS所需的运放个数减少至采用传统累加器所需个数的1/n。分析了流水采样累加器结构的原理以及输出噪声。使用标准0.18μm CMOS工艺进行了电路设计。仿真结果显示,提出的模拟累加器结构功耗为0.29 mW,采样率为2 Msample/s。结果表明流水采样列级运放共享累加器结构在保持低电路面积和功耗的同时,可将TDI-CIS最大可达到的行频增加一倍,更适于高速扫描的应用环境。     

应用于CMOS图像传感器的高速列级ADC

提出了一种应用于CMOS图像传感器中的高速列级ADC。采用单斜ADC与TDC结合的方法,先将模拟电压信号转换为成比例的时间段,再通过TDC量化为相应的数字码,其转换时间主要取于TDC的量化范围,解决传统列级单斜ADC转换速率低的问题。设计采用0.18μm CMOS工艺。Spectre仿真表明,在模拟电路3.3 V、数字电路1.8 V的供电电压下,ADC的信噪失真比(SNDR)达到51.2 dB,整体功耗为1.76 mW,列级电路功耗为236.38μW,采样频率为1 MS/s,输入信号范围为1.6 V,满足CMOS图像传感器系统的应用要求。     

基于数字域的真彩色TDI-CMOS图像传感器实现方法

提出一种可以获得RGB模式真彩色图像的时间延迟积分(TDI)型CMOS图像传感器实现方法。将滚筒式曝光应用于TDI技术,采用先累加、后读出的工作方式加快了图像数据读出速度;采用红、绿、蓝三色滤光片循环排列的彩色滤波阵列(CFA)获得真彩色图像,避免色彩失真;推导并验证了数字域TDI算法。结果表明:TDI级数每增大2倍,图像的峰值信噪比(PSNR)提高3dB。