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嵌入式处理器中Cache的应用极大地提高了处理器的性能,同时Cache,尤其是指令Cache功耗占据了处理器很大一部分功耗,关闭不必要的tag SRAM和data SRAM的访问,可以极大地降低功耗。提出了一种流水化的指令Cache访问机制,关闭不必要的data SRAM的访问;并且通过记录指令Cache行的信息和预测下一行的Cache形成一个Cache行滑动窗口,关闭不必要的tag SRAM访问。所提出的方法没有性能损失,在SMIC 90nm工艺下进行功耗分析,其指令访问的功耗降低50%。 相似文献
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针对多核系统中PLB和AXI总线间协议转换的需求,首先研究了总线协议与PowerPC处理器的访存行为,进一步研究了流水控制、读写叠加等高效率转换策略,最后研究了面向多核系统应用的缓存一致性维护策略.针对命令信号、读数据信号和写数据信号独立传输的特点,设计多通道流水线结构,既实现了命令与数据的流水并行也实现了读事务与写事务的叠加并行;在多通道流水线结构的基础上,提出一种流水并行+可变长描述符的2级加速转换技术,通过给予流水线输入更连续的总线事务,实现更高的总线转换效率;借鉴Cache表项的结构和维护策略,提出基于动态命中预测的缓存一致性维护技术,加速一致性读命令的进程.最终,实现一种高性能的PLB到AXI总线桥设计,达到总线协议行为全覆盖、命令转换低延迟的目标.总线桥应用于某款基于双核PowerPC处理器的异构多核体系结构芯片,解决了SoC系统内PLB到AXI总线的高效、高可靠转换问题,并在65 nm工艺下完成流片. 相似文献
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从系统验证和FPGA物理原型验证两个方面,分析了TMR结构的注错方式及其验证方法;通过在TMR结构中嵌入注错逻辑,并将所有组TMR寄存器的注错控制信号统一命名,作为系统的输入,根据随机生成的注错信息,索引对应的TMR寄存器,可实现向对用户透明的任意TMR组中注错;将每组TMR寄存器的参考点和观测点引到设计的顶层统一命名,作为待测系统的输出,可适时观测对应TMR寄存器组的注错情况,分析故障电路的行为;为了解决调试机与FPGA板连接的引脚数受限的问题,特别设计了注错控制器和故障收集器;根据具体的注错情况,可编写对应的测试程序,验证设计的正确性,实验结果表明,SOC系统的错误故障率约占18.6%;为系统的可靠性评估提供了依据。 相似文献
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