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通过对乘法器的优化设计,使得模块面积较原面积减少了10%.该乘法器采用CSD编码和Honler法则(Horner's scheme).在确定硬件实现方案的过程中,通过比较串联累加结构和循环累加结构面积,找到面积的最佳优化点.整个模块采用VHDL设计,并用Mentor公司Modelsim工具进行仿真,采用Synopsys公司综合工具Design Compiler进行面积分析. 相似文献
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