基于自注意力机制的无边界应用动作识别方法

近年来,工业互联网获得了飞速的发展.但是和传统互联网一样,工业互联网也面临着大量的网络攻击威胁和敏感信息泄露风险.而流量识别技术,特别是细粒度的应用动作识别技术,可以辅助网络管理者对异常行为进行检测和及早发现隐私泄露风险,保障工业互联网的安全.然而,现有动作识别技术依赖对流量数据中动作边界的预先分割,无法识别无边界的动作,难以应用于实际场景.为解决这一问题,提出一种无边界动作识别算法：首先构建基于自注意力机制的包级识别模型,对数据包进行动作分类;然后提出动作聚合算法,从数据包的分类结果中聚合出动作序列;最后,建立2种新指标来衡量识别结果的好坏.为验证算法的可行性,以微信为实例进行实验,结果表明该模型能够取得最高超过90%的序列识别精度.这一研究成果将有望极大推动应用动作识别技术的实用化.     

基于两级存储的正则表达式匹配技术

为解决正则表达式匹配中内存需求与检测性能的矛盾,首次提出两级存储的匹配方案。将马尔可夫链理论应用于自动机,通过求解稳态向量,得到各状态被随机访问的概率。将高概率的状态表项配置在FPGA嵌入存储器中,低概率的状态表项配置在SRAM中。使用L7-filter规则集进行实验,吞吐量达到33Gbit/s,匹配性能比将状态表完全存储在SRAM中提高了50倍。     

一种报文过滤设备配置管理系统的实现

本文介绍了一种串联模式的网络报文过滤设备及其配置管理系统和实现模块,该设备串接在两个路由器之间,根据设置的过滤规则阻止报文通过。过滤设备能够根据CAM中的规则对流经的报文进行匹配过滤。根据设备的特性,我们设计了一种高效的配置管理系统,能够高效地管理和快速配置多达10万条的过滤规则。     

一种基于硬件的大规模哈希流表设计与实现

基于流的报文处理是防火墙、入侵检测等网络安全应用的重要组成功能,其中流表是流处理技术的关键数据结构,流表的规模及访问性能直接影响到流处理的能力和速度。着眼于高速网络下大规模流表的硬件实现,设计了一种基于硬件的千万级哈希流表查找架构,并在FPGA平台上进行了实现和测试。该方案在保证访存效率的同时很好地解决了冲突的难题,利用有限的存储资源,满足了高达4 900万项的流表查找需求,测试能够实现92Mdesc/s的表查找速度,支持约220Gbps高速以太网的处理能力。     

基于正则表达式的应用层协议识别加速

在当今网络中,传统的采用端口进行协议识别已越来越无法满足需求.采用了正则表达式进行协议识别,并对其匹配正确性和速度进行了优化.通过将NFA匹配引擎转换为DFA匹配引擎,不仅减少了其状态数,还提高了匹配的速度;在匹配方式上提出了3种匹配方式,并加以测试比较,并与One-Pass扫描算法相结合.通过对DARPA数据集进行测试,验证加速后的匹配正确性比L7-filter高,匹配速度则可达到其6.5倍.     

蠕虫正则表达式特征自动提取技术研究

提出一种实用的蠕虫正则表达式特征自动提取方法,该方法由蠕虫传播网络流样本获取、特征树生成、高假阳性特征剔除、特征融合这4步组成。该方法的优点是可输出具有强描述能力的包含“.*”、“.{k}”、“|”、“(c){k}”等元字符的正则表达式特征。基于蜜罐系统Honeybow实现了该方法,并针对互联网上数种真实蠕虫进行了实验。实验结果表明,该方法可以准确地提取真实蠕虫的正则表达式特征,可以在蜜罐、蠕虫及恶意代码分析等系统中应用。     

基于两级审计的分布式内容审计系统

目前,电信骨干网络大量采用2.5Gbps和10Gbps链路,对这类链路的流量进行审计必然需要采取机群方式,因此,如何进行负载平衡,如何尽可能减少后端分析系统的负载是迫切需要解决的问题.本文提出了一种基于两级审计的网络信息审计系统T-DNIAS,它由三部分组成：预处理分流结点、审计结点和控制结点.实际应用表明,它能有效地对内容进行审
计,识别非法信息,并且所需要的审计结点非常少.     

深度报文检测中基于GPU的正则表达式匹配引擎*

提出了一种基于GPU的正则表达式匹配引擎来加速深度报文检测中的模式匹配过程。该引擎基于DFA模型,在匹配时每一个GPU线程处理一个报文,通过大量的并行线程来提高引擎的吞吐量。基于NVIDIA GeForce 9800GT GPU的实验表明,该引擎处理实际网络报文时的吞吐量达到了7.91 Gbps。     

NetMagic平台上正则表达式匹配技术实现

在基于有限状态自动机的正则表达式匹配技术中,存储需求和匹配性能是一对相互制约的因素.统计分析发现,对于给定的自动机,状态的访问概率分布呈Zipf规律.为解决存储和性能的矛盾,设计并实现了基于Net Magic的两级存储的匹配引擎;根据状态的访问概率特性,将访问概率较高的状态配置在小容量的高速存储器中,访问概率较低的状态配置在大容量的低速存储器中,从而达到存储与性能的平衡.同时利用FPGA内部多RAM块特性,实例化多个匹配引擎,进一步使匹配速度线性提升.在资源充裕的条件下,理论上可达到65Gbps的吞吐量.实验表明单位存储代价大幅降低,但受限于Net Magic存储资源、频率及端口速率,实际性能为2.1Gbps.