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利用正电子湮没方法对CdSe单晶中的缺陷进行了研究,通过对不同温度下退火样品正电子湮没寿命的测试分析,表明:在CdSe晶体中存在的点缺陷主要是占优势的镉空位。由正电子湮没寿命和退火温度的关系,研究了硒化镉单晶退火时空位的迁移、合并及消失情况,确定出能减小生长中形成的空位性缺陷浓度并获得较为完整的晶格的最佳退火温度范围为650~800℃。 相似文献
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通过变温(20~300K)霍尔效应测量,研究了CdSe单晶体的电阻率ρ(T)、载流子浓度n(T)、霍尔系数RH(T)和霍尔迁移率μH(T)的温度依赖关系.实验结果表明CdSe单晶体的导电类型总为n型,且它的电阻率与载流子浓度的温度依赖关系与n-Si单晶类似.通过拟合禁带宽度约为1.7eV.本文还进一步研究了本征区、饱和区、弱电离区内电子浓度的变化和霍尔因子γ随温度变化关系,并由此计算出杂质电离能(24.7meV)与补偿度(23.7%).上述结果表明CdSe单晶体具有优良的电学特性,是制作室温核辐射探测器的理想材料. 相似文献
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利用电子束蒸镀技术在石英玻璃和单晶Si〈100〉上制备了纳米TiO2薄膜,研究了衬底温度和退火温度对其结构、相组成和亲水性能的影响。结果表明,衬底温度为40~240℃时,石英玻璃上制备的薄膜为无定型TiO2,单晶Si〈100〉上制备的薄膜为弱结晶性的金红石TiO2,两类薄膜的亲水性均很差。退火温度显著影响薄膜的相组成及亲水性能。石英玻璃上不同衬底温度制备的TiO2薄膜经550,650℃退火后均转变为锐钛矿TiO2,具有很好的亲水性能。单晶Si〈100〉上不同衬底温度制备的TiO2薄膜经550~950℃退火后,均由金红石和锐钛矿TiO2混晶组成,且随退火温度升高,薄膜中锐钛矿TiO2含量逐渐增加;随退火温度升高,衬底温度为40℃时制备的TiO2薄膜的亲水性能逐渐降低,而衬底温度为240℃时制备的TiO2薄膜的亲水性能逐渐增强。 相似文献
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基于光学增透膜与真空蒸发镀膜的基本原理,从MgF2原料状态、原料蒸镀质量、蒸发源与基片间距等方面,研究了热电阻和电子束蒸镀的MgF2薄膜厚度与其均匀性的控制工艺,以制备出高效的MgF2增透膜。结果表明:对于颗粒度较小或熔点较低的原料,热电阻比电子束蒸镀更易控制,并可避免原料污染;原料实际蒸镀质量与膜厚呈较好的线性关系;实际蒸镀质量相同的多晶颗粒与粉末状原料相比,前者蒸镀膜更厚;基片置于旋转工转盘中心比其侧部区域蒸镀膜更厚、均匀性更好。最后利用旋转球面夹具的小平面源蒸发模型很好地解释了上述实验结果。 相似文献
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温才通 《探矿工程(岩土钻掘工程)》1960,(5)
自“探矿工程”59年第5期介绍广东707队的“投入式快速测斜仪”后,我们一致认为这是目前较方便的一种测斜方法,对减少辅助时间、提高时间利用率,确实能起到一定作用。我队立即进行了仿造和试验。现将我们在试验中发现的几个问题和解决的办法介绍于下。 相似文献
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在GaSb缓冲层上生长5个周期的量子阱,通过优化AlSb成核层的生长温度和生长速率。平面透射电镜像确定的穿透位错密度为2.50 ± 0.91×108 cm-2,高分辨透射电镜清晰的表明AlSb/GaAs界面出现90°位错阵列,其位错的平均间距为5.4 nm,这些位错有效的释放了应变能。在26 K到300 K的温度区间,量子阱的荧光峰主要是基态电子与基态重空穴发光,然而当温度超过76 K时,观察到了基态电子到基态轻空穴的发光。 相似文献
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This paper aims to simulate the I–V static characteristic of the enhancement-mode(E-mode) Npolar Ga N metal–insulator–semiconductor field effect transistor(MISFET) with self-aligned source/drain regions.Firstly, with SILVACO TCAD device simulation, the drain–source current as a function of the gate–source voltage is calculated and the dependence of the drain–source current on the drain–source voltage in the case of different gate–source voltages for the device with a 0.62 m gate length is investigated. Secondly, a comparison is made with the experimental report. Lastly, the transfer characteristic with different gate lengths and different buffer layers has been performed. The results show that the simulation is in accord with the experiment at the gate length of 0.62 m and the short channel effect becomes pronounced as gate length decreases. The E-mode will not be held below a100 nm gate length unless both transversal scaling and vertical scaling are being carried out simultaneously. 相似文献