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提出一种针对多波带正交频分复用系统中载波频偏与采样频偏的联合估计算法。为了在频偏较小时获得对噪声干扰足够的鲁棒性,用预偏转技术把频偏预旋转到一个较大的值作估计。该算法在频域处理3个连续相同的前导符,它对频率相关性I/Q失配和频率无关性I/Q失配都具有很好的鲁棒性。基于多波带正交频分复用超宽带无线传输系统的仿真结果,验证了提出的载波频偏和采样频偏联合估计算法的有效性。 相似文献
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在视频编码的过程中,运动估计占据了举足轻重的地位.其性能优劣会在一定程度上决定了码流质量.采用16×16宏块能够提高压缩比,但容易产生方块效应,使用4×4宏块可以提高图像质量,但降低了压缩比。H.264视频压缩标准采用多模式运动估计,可以有效减少块匹配预测误差,但随着模式的增多,算法计算量成倍增加.为了克服这个困难,本文提出一种新的自适应的宏块划分和运动估计算法。这种分块算法在综合考虑图像本身特性在编码过程中,根据图像的各个部分运动程度不同而采用不同的分快策略,兼顾图像质量和处理开销。 相似文献
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设计了一个用于GSM系统的Sigma-Delta调制器. GSM系统要求信号带宽大于200kHz,动态范围大于80dB. 为了能取得较低的过采样率以降低功耗,采用了级联结构(MASH)来实现,与单环高阶结构相比,它具有稳定及易于实现的优点. 设计工作时钟为16MHz,过采样率为32,基带带宽为250kHz,电路仿真可以达到最高82dB的SNDR和87dB的动态范围. 芯片采用SMIC 0.18μm工艺进行流片,面积为1.2mm×1.8mm. 芯片测试效果最高SNDR=74.4dB,动态范围超过80dB,测试结果与电路仿真结果相近,达到了预定的设计目标. 芯片工作在18V电源电压下,功耗为16.7mW. 相似文献
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An integrated fully differential ultra-wideband CMOS RF front-end for 6-9 GHz is presented.A resistive feedback low noise amplifier and a gain controllable IQ merged folded quadrature mixer are integrated as the RF front-end. The ESD protected chip is fabricated in a TSMC 0.13μm RF CMOS process and achieves a maximum voltage gain of 23-26 dB and a minimum voltage gain of 16-19 dB,an averaged total noise figure of 3.3-4.6 dB while operating in the high gain mode and an in-band IIP3 of-12.6 dBm while in th... 相似文献
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本文设计了一个全集成双模式 6-9 GHz 多带正交频分复用超宽带发射机,兼容 WiMedia 和中国标准。所设计的发射机主要包括:双模式的低通滤波器,上混频器,两级功率放大器以及一个用于产生本振信号的高频宽带频率除法器。 测试结果表明,此发射机在 6-8.7 GHz范围内的增益平坦度小于 1.5,而在 6-9 GHz范围内增加到 2.8 dB; 输出三阶交调量约为 13.2 dBm;输出 1dB 压缩点约为 2.8 dBm; 载波泄漏和边带抑制比分别为 -35dBc 和 -38 dBc。 本芯片采用 TSMC 0.13 μm 射频 CMOS 工艺制造,面积为 1.6 mm1.3 mm。在 1.2 V 电源电压下核心电路消耗电流为 46 mA。 相似文献
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Abstract: This paper presents an l 1-bit 22-MS/s 0.6-mW successive approximation register (SAR) analog-to- digital converter (ADC) using SMIC 65-nm low leakage (LL) CMOS technology with a 1.2 V supply voltage. To reduce the total capacitance and core area the split capacitor architecture is adopted. But in high resolution ADCs the parasitic capacitance in the LSB-side would decrease the linearity of the ADC and it is hard to calibrate. This paper proposes a parasitic capacitance compensation technique to cancel the effect with no calibration circuits. Moreover, dynamic circuits are used to minimize the switching power of the digital logic and also can reduce the latency time. The prototype chip realized an 11-bit SAR ADC fabricated in SMIC 65-nm CMOS technology with a core area of 300 × 200 μm2. It shows a sampling rate of 22 MS/s and low power dissipation of 0.6 mW at a 1.2 V supply voltage. At low input frequency the signal-to-noise-and-distortion ratio (SNDR) is 59.3 dB and the spurious-free dynamic range is 72.2 dB. The peak figure-of-merit is 36.4 fJ/conversion-step. 相似文献