一种用于Pipeline ADC的高线性度栅压自举开关

在流水线模数转换器(Pipeline ADC)电路中,栅压自举开关中的非线性电容会对开关管的导通电阻产生直接的影响,导致采样非线性。设计了一种三路径的高线性度栅压自举开关,采用三个自举电容,分别构成两条主路径和一条辅助路径,使得输入信号在通过两条主路径传输到开关管栅端时加快栅端电压的建立,同时利用辅助路径驱动非线性电容,减少电路中非线性电容对采样电路线性度的影响,从而增强信号驱动能力,提高整体电路的精度。本文设计的栅压自举开关应用于14 bit 500 MHz流水线ADC的采样保持电路中。采用TSMC 28 nm CMOS工艺进行电路设计。仿真结果表明,在输入频率为249 MHz,采样频率为500 MHz的条件下,该栅压自举开关的信噪比(SNDR)达到92.85 dB,无杂散动态范围(SFDR)达到110.98 dB。     

具有快速锁定时间的ADPLL电路设计

快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz～35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.     

采用分段式自适应PWM/PFM调制的Buck型DC-DC转换器设计北大核心

为了在轻重负载条件下获得更高的转换效率，采用分段式结构和导通电阻更小的NMOS作为输入级，并采用PWM/PFM双调制方式，设计了一种Buck型DC-DC转换器。为解决PWM/PFM调制信号切换问题，采用零电流检测方式进行切换。利用断续导通模式(DCM)和连续导通模式(CCM)下端NMOS管导通时电感电压的不同，检测下端NMOS在导通时电感电压大于零的周期。当电感电压大于零的周期大于2时，则处于DCM模式并自动采用PFM调制模式，关闭一部分功率管以减小开关频率和功率管寄生电容，优化轻载效率；反之则处于CCM模式并采用PWM调制。仿真结果表明，在负载电流10～1 000 mA范围内，该电路可以在两种调制模式平稳切换，在800 mA时峰值效率可提升到96%以上。     

增量型Σ-Δ调制器优化设计算法研究北大核心

提出了一种用于增量型Σ-ΔADC的调制器设计的算法。该算法针对增量型Σ-ΔADC中的积分器系数进行优化，采用两步式搜索的方法，对可能的最优解组合进行多次求解与对比分析。基于该算法，设计了一种16位40 kS/s增量型Σ-ΔADC。可以对ADC电路的有效精度和输入采样速率这两个性能指标进行有效调节及优化。仿真结果表明，采用所提出的优化设计算法可以将ADC的输入采样速度由40 kS/s提升到51 kS/s,或者将ADC的ENOB由13.76 bit提高到14.72 bit,且不增加额外功耗。