5Gb/s 0.25μm CMOS限幅放大器

采用TSMC 0.25μm CMOS技术设计实现了高速低功耗光纤通信用限幅放大器.该放大器采用有源电感负载技术和放大器直接耦合技术以提高增益,拓展带宽,降低功耗并保持了良好的噪声性能.电路采用3.3V单电源供电,电路增益可达50dB,输入动态范围小于5mVpp,最高工作速率可达7Gb/s,均方根抖动小于0.03UI.此外核心电路功耗小于40mW,芯片面积仅为0.70mm×0.70mm.可满足2.5,3.125和5Gb/s三个速率级的光纤通信系统的要求.     

16信道0.35μmCMOS/VCSEL光发射模块

研究了垂直腔面发射激光器 (VCSEL)及其列阵器件的光谱特性、调制特性、高频特性及与微电子电路的兼容性 ,将 1× 16的VCSEL与CMOS专用集成电路进行多芯片组装 (MCM ) ,混合集成为 16信道VCSEL光发射功能模块 .测试过程中 ,功能模块的光电特性及其均匀性良好 ,测量的 - 3dB频带宽度大于 2GHz.     

21~28GHz波段平衡式放大器

采用OMM IC的0.2μm PHEM T工艺设计了工作在21~28 GH z的平衡式放大器。正交耦合电桥采用兰格电桥。兰格电桥和平衡式放大器的在片测试结果和仿真结果基本吻合,平衡式放大器在21~28 GH z的增益为18~20 dB,输入和输出回波损耗小于-20 dB,在26 GH z处的输出1 dB压缩点功率为21 dBm。     

0.25μm CMOS千兆以太网发送器设计

分析了千兆以太网体系结构,给出了符合IEEE 802.3z标准中1000BASE-X规范的发送器电路结构,并采用TSMC 0.25 μm CMOS 混合信号工艺设计了符合该规范的高速复接电路和锁相环时钟倍频电路.芯片核心电路面积分别为(0.3×0.26)mm2和(0.22×0.12)mm2.工作电压2.5 V时,芯片核心电路功耗分别为120 mW和100 mW.时钟倍频电路的10倍频输出时钟信号频率为1.25 GHz,其偏离中心频率1MHz处的单边带相位噪声仅为-109.7 dBc/Hz.在驱动50 Ω输出负载的条件下,1.25 Gbit/s的高速输出数据信号摆幅可达到410 mV.     

2.5Gb/s和3.125Gb/s速率级0.35μmCMOS限幅放大器

采用了TSMC0.35μm CMOS工艺实现了可用于SONET/SDH2.5Gb/s和3.125Gb/s速率级光纤通信系统的限幅放大器。通过在芯片测试其最小输入动态范围可达8mVp—p，单端输出摆幅为400mVp-p，功耗250mW，含信号丢失检测功能，可以满足商用化光纤通信系统的使用标准。     

10 Gb/ s 0. 18 􀀁m CMOS 激光二极管驱动器芯片

基于0．18μm CMOS工艺设计的10Gb／s激光二极管驱动器电路。核心单元为两级直接耦合的差分放大器，电路中采用了并联峰化技术和放大级直接耦合技术以扩展带宽，降低功耗。模拟结果表明，在1．8V电源电压作用下该电路可工作在10Gb／s速率上，输入单端峰峰值为0．3V的差分信号时，在单端50Ω负载上的输出电压摆幅可达到1．4V，电路功耗约为85mW。     

1.244GHz 0.25μm CMOS低功耗锁相环

采用TSMC公司的标准0.25μm CMOS工艺,设计并实现了一个全集成的1.244GHz低功耗锁相环,提出了一种锁相环相位噪声的行为级模拟方法.锁相环的核心功耗仅为12mW,输出时钟信号均方抖动为6.1ps,单边带相位噪声在10kHz频偏处为-106dBc/Hz.     

万兆以太网物理层编码芯片设计

提出了一种并行处理的编解码方案。采用这种方案．设计了万兆以太网10GBASE-R标准的物理编码子层发送端芯片。芯片由64b／66b编码、扰码和变速箱3部分组成。考虑到测试问题，该芯片内置了伪随机码数据源。这种方案的优点是逻辑简单、速度快。芯片采用TSMC 0.18μmCMOS工艺，用全定制方式实现。芯片引脚分布时参照PLCC48规格。     

神经信号遥测模块及电路的设计与实现

介绍了一种可用于植入式中枢神经恢复系统遥测模块的设计与实现.模块由信号发射电路和接收电路组成,发射电路完成信号的多路选择、模/数转换、编码、调制和功率放大;接收电路完成放大、解调、解码、数/模转换和滤波等功能.电路工作于3.3 V,正常工作时发送端功耗小于110 mW,接收端功耗小于100 mW,有效传输距离大于30 m.根据神经信号的特点,采样率为50 kHz,数据传输速率为1 Mbit/s.收发电路采用印刷电路板(PCB)实现,工作于2.45 GHz的ISM频段.测试结果表明,该模块能够很好的实现神经信号的遥测功能.     

电压激励神经信号重建微电子系统

采用0.6 μm CMOS工艺设计并仿真了电压激励的神经信号重建微电子系统.系统适用于卡肤电极(cuff electrode),由检测电路和功能电激励(FES)路组成.检测电路采集受损神经上端信号,以控制功能电激励电路,产生FES信号来激励受损神经下端.电路工作于±2.5 V.系统增益40～80 dB可调,3 dB带宽大于10 kHz,功耗8.2 mW.芯片尺寸为1.42 mm×1.34 mm.