一种SAR ADC电容失配自测量与数字校准技术

为了解决高分辨率逐次逼近模数转换器(SAR ADC)中,电容式数模转换器(DAC)的电容失配导致精度下降的问题,提出了一种电容失配自测量方法,以及一种可适用于各种差分电容DAC设计的低复杂度的前台数字校准方法。该方法利用自身电容阵列及比较器完成位电容失配测量,基于电容失配的转换曲线分析,对每一位输出的权重进行修正,得到实际DAC电容大小对应的正确权重,完成数字校准。数模混合电路仿真结果表明,引入电容失配的16位SAR ADC,经该方法校准后,有效位数由10.74 bit提高到15.38 bit。     

一种用于ECG信号采集的低功耗仪表放大器

设计了一种用于心电图信号采集的电流反馈型仪表放大器。输入级采用折叠共源共栅结构,有效提高了共模抑制比。采用电流分流技术,设计了小跨导值G_m-C高通滤波器,实现了人体低频噪声的隔离和直流失调的抑制。该仪表放大器采用TSMC 0.18 μm CMOS工艺进行设计。结果表明,在1.8 V电源电压下,功耗为168.8 μW。在0.2~200 Hz带宽范围内,增益为35.7 dB,共模抑制比为142.1 dB,输入参考噪声为110 nV/Hz@202 Hz。     

一种用于Pipeline ADC的高线性度栅压自举开关

在流水线模数转换器(Pipeline ADC)电路中,栅压自举开关中的非线性电容会对开关管的导通电阻产生直接的影响,导致采样非线性。设计了一种三路径的高线性度栅压自举开关,采用三个自举电容,分别构成两条主路径和一条辅助路径,使得输入信号在通过两条主路径传输到开关管栅端时加快栅端电压的建立,同时利用辅助路径驱动非线性电容,减少电路中非线性电容对采样电路线性度的影响,从而增强信号驱动能力,提高整体电路的精度。本文设计的栅压自举开关应用于14 bit 500 MHz流水线ADC的采样保持电路中。采用TSMC 28 nm CMOS工艺进行电路设计。仿真结果表明,在输入频率为249 MHz,采样频率为500 MHz的条件下,该栅压自举开关的信噪比(SNDR)达到92.85 dB,无杂散动态范围(SFDR)达到110.98 dB。     

低功耗非对称性可调STDP突触电路设计

基于65 nm CMOS工艺设计了一种可用于脉冲神经网络系统的低功耗、高能效、结构紧凑的突触电路.突触电路采用开关电容电路结构,直接接收来自神经元电路的脉冲信号,根据脉冲时间依赖可塑性(STDP)学习规则调节突触权重,并实现了权重学习窗口的非对称性调节,使突触电路可以适应不同情况.仿真结果表明,突触电路耗能约为0.4 ...     

一种分段输出PWM Buck DC-DC转换器设计

为了解决PWMDC-DC在轻负载时转换效率骤降的问题,设计了一种分段输出级PWM DC-DC电路结构,用以优化轻负载时的转换效率.该设计引入了负载电流检测电路,对输出电流进行采样并检测.在重载情况下,所有功率MOSFET同时输出.当负载电流减小,逐级关闭各段功率MOSFET,直至在最轻载情况下用最小尺寸的功率MOSFE...     

采用简化自适应混合调制技术的DC-DC转换器

为了在较宽负载范围内获得高的转换效率,采用PWM调制与PSM调制相结合的调制模式,设计了一种混合调制方式DC-DC转换器.设计了一种简单的自适应调制方式切换电路,利用斜坡发生电路的斜坡下降沿,设计了一种新颖的最小占空比信号OSC、VRAMP信号和时钟信号VCLK同步发生电路,简化了电路规模.在轻负载时,采用占空比和输出...     

用于CdZnTe探测器的高速前端读出电路

采用0.35 μm CMOS工艺,设计了一种用于CdZnTe探测器的16通道高速前端读出电路。整体电路由16个模拟通道、偏置模块和逻辑控制模块组成,每个通道包括电荷敏感放大器、漏电流补偿电路、成形器、基线保持电路、峰值检测保持电路和时间甄别器。分析了高入射频率下主要电路模块的性能及通道的读出时序。仿真结果表明,本前端读出电路的输入能量范围为29~430 keV@1~15 fC,每个通道功耗小于1.8 mW,等效噪声电荷为87.6e-,最大能补偿的漏电流为50 nA,达峰时间为150 ns,通道增益为50 mV/fC,非线性小于1%,最高注入频率为500 kHz。     

具有快速锁定时间的ADPLL电路设计

快速锁定是全数字锁相环(ADPLL)的关键指标之一.在理想情况下,锁定时间应尽可能短.传统结构ADPLL(TS-ADPLL)通常使用自适应带宽技术或数控振荡器(DCO)调谐字和预设技术来减少锁定时间.然而,自适应带宽技术和预设技术都需要额外的模块,这将增加额外的功耗.为了提升全数字锁相环的锁定速度,本文提出了一种基于高分辨时间数字转换器(TDC)快速锁定的全数字锁相环(ADPLL)电路.其中,TDC电路采用双级触发器和抽头延迟链相结合的结构,不仅提升了电路对信号的容纳程度,还提高了量化误差信号的分辨率以及电路的锁定速度.同时,通过双SR锁存器完成对参考信号超前或滞后的鉴定,可以更好的检测参考信号与输出信号的相位关系,利于系统对输出信号的相位调整及信号的锁定.采用XILINX Artix-7 FPGA器件进行验证仿真.仿真结果表明,该ADPLL的锁定时间可达3.9μs,其锁定范围为4.7 MHz～35.7 MHz.该ADPLL电路具有锁定速度快,锁定范围大等特点.     

一种采用PV补偿的输出缓冲器设计

提出了一种采用工艺、电压(PV)补偿的输出缓冲器,以减小PV变化对输出信号压摆率的影响。采用非门与四个相同类型MOS管连接,实现全工艺角的探测。PV探测电路的输出电压与对应的偏置电压比较后得到补偿逻辑组合。在电压探测电路中,采用带隙基准电路产生偏置电压,以避免误码补偿。该输出缓冲器采用SMIC 90 nmCMOS工艺进行设计,版图面积为0.018 mm²。仿真结果表明,在全工艺角、20 pF负载的条件下,最高传输频率为650 MHz/500 MHz。相比于电路补偿前,VDDIO为1.2 V时,输出信号上升、下降压摆率差值分别减小了30.1%、31.8%;VDDIO为2.5 V时,输出信号上升、下降压摆率差值分别减小了27.6%、29.3%。     

5位高速低功耗Binary-Search模数转换器

基于65 nm CMOS工艺,设计了一种高速低功耗二分搜索算法(Binary-Search)模数转换器(ADC)。与传统Binary-Search结构相比,该ADC的比较器采用两级动态前置放大器和一级动态闩锁器组合构成,减小了静态电流,得到极低的功耗;失调电压降低到不会引起判决误差,省去了外接的数字校准模块。因此,芯片面积减小,避免了校准模块拖慢比较器的工作速度。后仿结果表明,当采样频率为1 GHz时,该Binary-Search ADC的有效位达4.59 bit,功耗仅1.57 mW。