一个面积和功耗优化且适用于10/100 Base-T以太网的CMOS时钟恢复电路

提出了一个新的用于10 / 10 0 Base- T以太网中面积和功耗优化的时钟恢复电路.它采用双环路的结构,加快了锁相环路的捕获和跟踪速度;采用复用的方式,通过选择信号控制电路可分别在10 Mbps或10 0 Mbps模式下独立工作且能方便地实现模式间的互换,与采用两个独立的CDR电路相比节省了一半的面积;同时,电路中采用一般的延迟单元来取代DL L,并能保证环路性能不随工艺温度等条件引起的延迟单元、延迟时间的变化而变化,从而节省了功耗.Hspice模拟结果显示,在Vdd=2 .5 V时,10 0 Mbps模式下电路的功耗约为75 m W,稳态相差为0 .3 ns;10 Mbps模式时电路功耗为5 8m W     

并行BIST可测性设计

提出了ＢＩＳＴ的并行结构，分析了其工作原理。实验结果表明，该方法的测试速度比一般ＢＩＳＴ的速度快Ｋ倍（Ｋ为并行度），而硬件花费与一般ＢＩＳＴ结构相当。     

适用于1000Base-T以太网的低抖动低功耗频率综合器

采用高速鉴频鉴相器(TSPC)、经典抗抖动的电荷泵、交叉耦合差分延迟单元以及电阻分压相位内插电路等结构设计了一个应用于1000Base-T以太网收发器的频率综合器电路,并能兼容10/100Mbps模式.该电路同时满足发送电路上升下降斜率控制和时钟恢复电路对于多相时钟(128相)的需要,大大节约了面积和功耗.在晶振的绝对抖动σ约为16ps情况下,输出25MHz测试时钟信号σ仅为11ps.表明该频率综合器有较强的抑制噪声能力,能很好满足发送和接收电路对于时钟性能的要求.芯片采用SMIC 0.18μm的标准CMOS工艺,电源电压为1.8V,功耗小于4mW.     

电荷泵电路的动态分析

详细分析了电荷泵的动态工作特性 ,给出了电荷泵电压上升时间及瞬态电流与电路的关系。基于这些分析 ,可以得到电荷泵的功耗来源和电压上升与充电电容的关系 ,同时还对电荷泵电路的电压产生的限制作出了分析。文末给出了整个分析结果与 SPICE模拟结果的对照 ,从结果可以看出整个分析大致反应了电荷泵的实际工作情况 ,正确地体现了电荷泵的工作原理。     

适合低功耗工作的MOS电荷泵

提出了两种适合在低功耗条件下工作的电荷泵电路,预充电电荷泵采用预充电机制提高了电荷泵的工作效率;而Domino电荷泵则采用内部电路控制电荷泵充电电容的充放电,不仅降低了功耗,同时均化了瞬态功耗.这解决了电荷泵在充电期间功耗过大的问题,使它们不仅能适用于有较强电源的电路,也可以在无源或低功耗的环境下工作.     

可测性设计技术的进展

叙述了可测性设计技术的发展及已取得的可行的可测性设计方法，并指出了今后的研究方向。     

单链扫描可测性设计中存储元件的排序

本文提出了扫描设计中存储元件在扫描链中的最优排序方法，采用交迭测试体制和区间法能快速求出最优解，对于确定的测试向量集，用该方法的构造的扫描链能使电路总的测试时间最少。     

亚微米单元库电路性能参数自动提取技术

开发了一种新的单元库电路性能参数自动提取技术。给出了该技术提取流程结构框图，详细阐述了输入电容的自动提取、库单元的行为功能、电路模拟输入文件的产生及计算结果的处理。实际电路的实现证明了该技术的可行性和实用性     

△∑调制器在分数分频频率综合器中的分析与设计

提出了一种适用于分数分频锁相环频率综合器的全数字噪声整型△∑调制器电路结构新的设计方法,并将其最终实现.采用了流水线技术和新的CST算法优化多位输入加法器结构,从而降低了整体的复杂度和功耗.这种电路结构通过了Matlab的行为级仿真,ASIC全定制实现并流片,该结构也通过VHDL综合实现验证,最后给出的测试结果表明该电路具有良好的性能,可应用于单片千兆赫兹级低功耗CMOS频率综合器中.     

ASIC的实现技术

本文介绍专用集成电路（ＡＳＩＣ）的发展以及ＡＳＩＣ的半定制实现技术。