Non-Restoring开方算法及FPGA实现

简单介绍了开方运算的Non-Restoring算法,并对该算法的实现问题进行了深入研究。与其他一些算法相比,该算法具有计算过程简单、结果准确等优点。基于特定专用集成电路（ASIC）和VHDL语言,给出了用现场可编程门阵列（FPGA）实现该算法的一种方案。     

旧工业建筑适宜性改造反思与对策研究

以银川801创意产业园为例,探讨了旧工业建筑改造过程中可能面临的问题,通过对其现状的调研分析,总结其在设计、运营管理等多方面存在的缺陷,并从改造设计本身、社会学和经济学的多角度出发,给出了应对缺陷的改造策略。     

AES算法优化及其在ARM上的应用

提出一种高级加密标准(AES)算法的优化方案,适合在ARM处理器上运行长度均为128位的明文和密钥。将输入的明文和密钥按列优先原则排列成4×4的状态矩阵。对列混合、逆列混合以及密钥扩展进行优化,采用轮打开方式和轮不打开方式在S3C2440平台上实现该算法。结果表明,该算法可以在ARM上高效运行,并占用较少的ROM空间。     

基于FPGA的16位数据路径的AES IP核

提出一种基于FPGA的16位数据路径的高级加密标准AES IP核设计方案。该方案采用有限状态机实现,支持密钥扩展、加密和解密。密钥扩展采用非并行密钥扩展,减少了硬件资源的占用。该方案在Cyclone II FPGA芯片EP2C35F484上实现,占用20 070个逻辑单元（少于60%的资源）,系统最高时钟达到100 MHz。与传统的128位数据路径设计相比,更方便与处理器进行接口。     

基于FPGA的低成本AES IP核的设计与实现

用硬件实现数据加密已成为信息安全的主流方向.本文提出了一种基于FPGA的低成本的AES IP核的实现方案.该方案轮内部系统资源共用,减少了系统资源的占用.输入密钥与输入数据复用8位数据总线,减少了硬件的接口数量.采用VHDL语言编程,利用QUARTUS Ⅱ 7.0进行了综合和布线,并进行了板级验证.器件采用CYCLONE Ⅱ EP2C35F672,占用25个引脚,实验测试表明在50MHz时钟频率下可以进行加密解密操作.     

AES算法优化及其在ARM上的实现

为了提高高级加密标准（AES）算法在ARM上的执行效率,针对明文长度和密钥长度均为128位的AES算法,提出了一种在ARM上高效运行并且占用较少ROM空间的实现方案。S盒采用即时计算的方法生成,将列混合和逆列混合修改为针对32位字的操作,密钥扩展采用即时密钥扩展。在S3C2440处理器上实现的实验结果表明,AES算法的优化方案可以在ARM处理器上高效运行并占用了较少的ROM空间。该方案可以应用于存储空间较小的嵌入式系统中。     

一种基于IC卡仪表系统的Rijndael改进算法及硬件实现

本文根据IC卡仪表系统的实际需求,提出了一种基于Rijndael算法的改进算法,并针对该改进算法的实现问题进行了深入的研究。通过使用动态密码对明文的修补,使其密文长度与明文长度相等。同时,本文基于可编程专用集成电路（ASIC）和VHDL语言,在对接口单元、控制单元、密钥调度模块和加／解密模块分析设计的基础上,给出了用现场可编程门阵列（FPGA）实现该改进算法的一种方案。     

基于FPGA的FFT处理器的设计与研究

本文提出了一种128点定点复数快速傅立叶变换（FFT）的可编程门阵列（FPGA）实现方案，FPGA采用Altera公司的Stratix系列的EPIS10。该方法采用按频率抽取的Kadix-2算法的7级流水线结构，每级将乘法器的旋转因子输入端固定为常数。采用VHDL语言进行了编程实现，在QuartusⅡ4．1平台下进行了逻辑综合和时序仿真，时序分析结果与Matlab计算结果相比较，验证了程序的正确性。实验表明利用FPGA实现FFT，运算速度快，可以满足高速信号处理的应用场合。     

基于I2C总线的门禁控制器设计

介绍了I2C总线及其外围器件的特点,设计了基于I2C总线的门禁控制器.该控制器利用P87LPC76X系列单片机,通过I2C总线与外围芯片相连,具有使用灵活、控制方便等特点.给出了部分硬件设计和软件流程.