乘累加运算器的高性能解决方案

在设计数字信号处理器时我们经常要设计高性能的乘累加运算器，文章详细分析了乘累加运算器的结构，提出了其高性能设计方案并采用标准单元进行了实现，同时提出了DCT运算单元的高性能解决方案。     

ARINC659总线接口跨时钟的研究与设计

ARINC659总线与机载计算机PCI9054接口设计中因工作时钟不同而出现亚稳态现象。为此,描述亚稳态机理,给出降低亚稳态产生条件,提出采用同步器实现控制信号传递和格雷码+异步FIFO实现数据传输。结合PCI9054接口信号时序,设计总线接口模块,通过Verilog编码实现进行仿真实验。结果表明,异步FIFO解决了ARINC659与PCI9054之间的跨时钟数据传输。     

面向实时流处理的多核多线程处理器访存队列

针对多核多线程处理器中乱序访存影响计算实时性的问题,在对典型访存队列进行研究的基础上提出了一种新的访存队列构建模型及其硬件结构.该模型采用窗口优化算法控制最差情况下的访存延迟,保证访存的实时性,同时又利用优化的乱序调度策略减少访存延迟.实验证明,该访存队列可控制最大访存延迟,与顺序访存相比,存储器具备更高的带宽,与传统的乱序访存相比较,可以充分满足计算的实时性需求,而存储器有效带宽基本不受影响,解决了多核多线程处理器承担实时流计算的基础难题.     

嵌入式微处理器保护方式下高特权级系统调用的研究

设计拥有我国自主版权的微处理器有着重大意义。高特权级系统调用算法及高特权级系统调用测试单元ＰＣＵ是拥有保护机制微处理器的重要组成部分,文中探讨了保护方式下高特权级系统调用的数据结构、定义,给出了高特权级系统调用算法,提出了高特权级系统调用测试单元ＰＣＵ的细胞群结构,并指出细胞是高特权级系统调用测试单元ＰＣＵ的基本测试单位。细胞群结构概念的提出解决了微处理器保护测试单元结构设计的难题,使设计拥有自主     

“龙腾”R2微处理器Cache单元的设计与实现

合理地组织一个多级的高速缓冲存储器(Cache)是一种有效的减少存储器访问延迟的方法。论文提出了一种设计32位超标量微处理器Cache单元的结构,讨论了一级Cache、二级Cache设计中的关键技术,介绍了Cache一致性协议的实现,满足了“龙腾”R2微处理器芯片的设计要求。整个芯片采用0.18umCMOS工艺实现,芯片面积在4.1mm×4.1mm之内,微处理器核心频率超过233MHz,功耗小于1.5W。     

面向混杂流计算的适应性存储器体系结构

可将科学计算中大量算法的计算形式视为由流计算和相当比例的通用计算混合而成。针对低并行度计算以及不易流化(Streamlization)的数据结构对流计算整体性能具有较大影响,提出了一种软、硬件可控的适应性片上存储结构DAMS Cache。该结构能够同时适应混杂流计算中流数据以及标量数据的存储需求;采用了适应性动态存储资源分配策略和适应性动态地址映射策略解决地址映射冲突问题;通过全硬件支持非规则流、条件流的存储与访问,混合数据替换策略能够充分挖掘数据的生产者-消费者局部性及时间、空间局部性。验证评估实验表明,相对Cache以及SPM(Scratchpad Memory),DAMS Cache算法的适应性较好,面向混杂流计算的性能较优。     

优化微程序控制器设计

大多数CISC处理器和VLIW处理器都采用微程序控制。在这些处理器中，微程序控制器的性能是决定整个处理器性能的关键因素之一。本文探讨微程序控制器的优化设计。分析如何提取公共微操作序列，提出设计寻址入口与功能入口的方法来减少微程序ROM的深度；借鉴页式微程序管理的思想，提出页式微程序ROM设计来减少微程序ROM的位宽。优化设计之后，微程序控制器面积减少28．90％。     

高性能火箭探空仪研究与实现

针对高性能火箭探空仪探测参数多、数据处理密集、控制复杂、实时性强等特点,提出了主-从处理器体系结构和构造模型链的实时多任务调度方法;采用在系统可编程技术(ISP)实现系统重构和传输数据加密、解密编码。该方法可应用于其它类似飞行器的数据处理。     

基于元组向量折叠的大规模规则库包分类算法

基于元组空间提出了一种适用于多维大规则库的包分类算法——元组向量折叠算法。与基本元组空间算法和基于元组的位并行包分类算击相比较,该算法在空间复杂度和时间复杂度上都取得了较好的性能。     

DMA控制器的优化与改进

提出了一种提高DMA控制器性能的有效方法,INTEL8237是一种高性能的可编程的DMA控制器,但在控制数据传输时所需周期太长,尤其在存储器之间传输时传送一个字节需要2μS,该文针对这一点对原有DMA控制器的结构和时序做了调整,使存储器之间的传输效率提高了一倍,IO到存储器的数据传输效率也有不同程度的提高。