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1.
2.4GHz动态CMOS分频器的设计 总被引:1,自引:0,他引:1
对现阶段的主流高速CMOS分频器进行分析和比较,在此基础上设计一种采用TSPC(truesingle phase clock)和E-TSPC(extended TSPC)技术的前置双模分频器电路.该分频器大大提高了工作频率,采用0.6μm CMOS工艺参数进行仿真的结果表明,在5V电源电压下,最高频率达到3GHz,功耗仅为8mW. 相似文献
2.
把大规模集成电路和计算机结合,构成数字处理智能锁相环(DP-PLL)。DP-PLL依靠存贮程序控制获得较好的同步性能,可以抑制很低频率的相位抖动及具有一定抗输入信号扰动的能力,是实现网同步的理想部件。本文主要论述DP-PLL系统的结构、设计方法和实验结果。 相似文献
3.
4.
高频数字锁相环的研究 总被引:5,自引:0,他引:5
论文阐述了100MHz数字锁相环的设计过程,用10MHz晶体振荡器对100MHz数字压控振荡器进行锁相,使100MHz输出信号指标得到很大改善。论文还分析了各单元电路,关键点时域波形测试,频谱测试。 相似文献
5.
童雅月 《河海大学机械学院学报》1995,9(4):54-59
大规模集成电路和高速数字电路的不断发展,使得频率合成器迅速地被广泛应用。本文就目前无线同中的频率合成器作一个介绍,并注其典型应用给出框图。 相似文献
6.
7.
本文比较详细地阐述了高速锁相环频率合成器在目黑MSW-7125A型AM/FM全波段扫频仪的数字可变频标中的应用。该扫频仪的电原理图见第24页。扫频仪采用了数字式频率合成器形成频标之后,频标的稳定性好,误差小,且可随意改变,克服了过去采用LC或晶体滤波器所产生的频标的缺点,且该仪器具有存储标点的功能。所以,它 相似文献
8.
本文介绍一种具有电流一转速微分一相位三闭环锁相调速系统的结构及调节器参数工程设计方法。此系统已成功地应用于高精度调速系统中,获得了±1rpm 的稳速精度。该系统不仅适用于谐振负载,也适用于一般负载。 相似文献
9.
10.
数字式调制解调器的设计与实现 总被引:1,自引:1,他引:0
本文阐述了基于数字信号处理的数字式BPSK/QPSK调制解调器Mo-dem的设计原理及实现方法。由于这种技术实现的解调功能大部分是用软件完成的,因此这种调制解调器的设计灵活、可靠性高、性能好,很适于应用在低速率、小容量数字通信系统中。对解调软件的计算机模拟性能表明,该设计能够满足卫星移动通信系统对调制解调器的要求。 相似文献