逆向逻辑综合与功能测试建模

本文在分析时序电路故障检测试法存在难题的基础上,提出一种功能测试建模的新方法。具体内容包括:时序电路功能测试建模的要求;利用逆向逻辑综合方法完成同步时序电路测试的建模;以及异步时序电路功能测试建模的特点。这对时序电路功能测试序列的自动生成有重要意义,因为有了这样的模型,时序电路的自动测试生成可归结为图论算法问题。     

时序电路逻辑初始化问题研究

讨论同步时序电路初始化问题,提出了一种基于电路存储元件逻辑定级和可控性分析的同步时序电路逻辑初始化方法。同时也给出了针对ISCAS89电路的一些实验结果。     

异步时序型PAL解析方法的研究及解析结果分析

本文就异步时序现ＰＡＬ的解析，提出了一种状态图遍历算法。     

基于覆盖技术的异步时序电路设计

该文根据动态卡诺图的原理,提出了异步时序电路设计的新方法-基于覆盖技术的异步时序电路设计法。该方法采用α,β覆盖,不仅可通过卡诺图直接得出整个电路的次态方程,而且与传统的异步时序电路设计方法相比,成本更低、功耗更低、延时更少。     

基于门控时钟的低功耗时序电路设计新方法

为了实现更优化的时序电路低功耗设计,提出一种新的基于门控时钟技术的低功耗时序电路设计方法,设计步骤为:由状态转换表或状态转换图作出各触发器的行为转换表及行为卡诺图;根据实际情况对电路中的冗余时钟进行封锁,综合考虑门控时钟方案在系统功耗上的收益和代价,当门控代价过高时,对冗余的时钟实行部分封锁,得到各触发器的冗余抑制信号;将前一步骤中的保持项改为无关项,作出各触发器的次态卡诺图,得到激励函数;由冗余抑制信号和激励函数画出电路图,并检验电路能否自启动.以8421二-十进制代码同步十进制加法计数器和三位扭环形计数器作为设计实例,经Hspice模拟与能耗分析证明,采用该方法设计的电路具有正确的逻辑功能,并能有效降低电路功耗,与已有方法设计的电路相比,能够节省更多的功耗或者提升电路性能.     

基于状态转换图同构求解的等价性验证算法

文中提出了一种基于状态转换图同构求解的时序电路等价性验证算法.算法将两时序电路的等价性问题转化为验证相应状态转换图的同构性.首先将初始状态对匹配为待验证对,然后采用递归的方法验证以初始状态对的下一状态对为初始状态的子状态转换图是否同构,从而得到时序电路是否等价的信息.若两状态转换图同构,则两图中的状态均可--配对为待验证状态对,即所有的代验证状态对均为等价状态对.该方法可以有效地克服算法级描述到底层实现之间跨度太大的问题.     

基于蚁群算法的时序电路测试生成研究

蚁群算法是一种新型进化算法,它提供了解决组合优化问题的框架,但存在着易陷入局部最优解的缺陷。在时序电路测试生成的应用中,通过限制信息素浓度变化范围以及自适应改变信息素挥发因子,在保证算法收敛速度的条件下,提高了算法的全局搜索能力,克服了上述缺陷。实验结果表明,基于该算法的测试生成取得了较高的故障覆盖率和较快的测试生成速度,能够满足实际应用需求。     

一种时序电路的测试生成算法

本文提出了一种高效的时序电路测试生成算法,该算法是建立在自适应算法的基础上,并使用了十七值逻辑模型。文章详细介绍了该测试算法的内容及其实现过程,并举例说明了该算法的测试效率。     

演化硬件技术中时序电路的遗传算法实现

本文在讨论了EHW的运行机制的基础上,提出了一种了适合“外进化”方式的可进化的闭环结构,即基于FPGA芯片和QUARTUSⅡ开发工具的EHW平台。详细讨论了如何利用遗传算法实现时序电路,目前演化硬件的研究主要还处于理论分析、演化算法优化、软件模拟的阶段,本文将演化硬件技术应用到时序数字电路的设计中,这对于演化硬件技术及时序数字电路设计来说都是成功的探索。