8VSB芯片的层次式设计方法

提出了深亚微米下系统级芯片层次式版图设计的方法，并用该方法设计了HDTV信道解码芯片8VSB的版图。实例设计结果表明，该方法在节约面积、加速时序收敛方面效果明显，大大缩短了芯片设计周期。     

编码解码芯片HD3-6408-9及其应用

编码解码芯片HD3 64 0 8 9是一种高性能的CMOS器件。这种大规模芯片主要由编码器和解码器两部分组成。在数据传输应用中 ,采用两个独立的单片机系统 ,利用编码解码芯片 (HD3 64 0 8 9)组成数字信号的接收、发送及显示部分来完成数据传输功能     

用TMS320C6201实现H.263编译码系统

介绍了用TMS320C6201实现视频压缩编码标准H.263的编译码系统,并以编码系统为例,给出其硬件设计及软件的优化处理方法.     

基于HOP的可调光编码／解码器的研究

提出了一种基于全息光处理器的可调光编码/解码器的实现方案。全息光处理器可以在空间进行编/解码，每个通信网络单元可以采用任意速率的数字或模拟的调制信号，它非常适合于多媒体的通信网络环境，通过对全息光处理器的折射率大小和位置的控制，当一个输入光脉冲经过光处理器中具有特定折射率的空间位置后，便可在处理器的输出端口得到合适的输出信号。本文给出了这种基于全息光处理器的可调光编码/解码器的仿真实验，结果是可行的，与以前文献中提出的结构相比，减小了硬件实现的复杂性，降低了成本和功耗，便于集成。     

光纤码分多址技术在城域接入网中的应用

分析了光纤码分多址技术O -CDMA在城域接入网中的应用。回顾了O -CDMA技术的发展历史 ,详细地介绍了O -CDMA技术的特点 ,其具有的公平性、灵活性、网络控制管理、对服务区处理能力以及高的安全性使O -CDMA技术成为较好的城域接入网技术。阐述了目前在应用中O -CDMA存在的一些技术方面的问题     

SDI接口数字监视设备的设计与实现

介绍了一种对SDV(串行数字视频)信号进行解码的设备设计方案，提出了该系统的总体构架，并对该系统的硬件设计、软件设计进行了全面的论述。设计的产品具有较高的性能价格比，已进入了推广阶段。     

低功耗并行LTE-Turbo译码器的VLSI结构设计及实现

针对3GPP LTE标准中的Turbo码,设计了一种基于最大后验概率算法的低功耗并行译码器.根据二次置换多项式交织器的整数数学特性,分解并行处理中每个译码器的交织地址为子码块地址和块内偏移地址,提出一种高效的递归计算子码块交织地址的算法,使得并行度可以为任意值,而不仅仅限于2的幂次;并依此设计了低复杂度的实时递归计算交织器的互连结构,以避免传统实现方法中对交织地址的存储,有效地简化了Turbo译码器本征信息处理的互连网络,减小了实现面积和功耗;最后从结构级进行优化设计,进一步减少面积和功耗.实验结果表明,在40nm的工艺下,约束工作电压为1.18V、时钟频率为282MHz,版图实现可以达到130Mb/s的吞吐量,且功耗仅为107mW,每次迭代能量效率为0.107nJ/bit.     

吉比特里所码和卷积码级联译码器设计

针对60-GHz无线个域网,提出了一种吉比特里所码和卷积码级联译码器架构。在推荐级联架构中,里所码和卷积码分别作为外码和内码,通过交织器级联。采用基于Viterbi算法的8路并行卷积译码结构和基于RiBM算法的里所码译码结构,实现了超高速级联译码器。在TSMC 0.13μm CMOS工艺下,该译码器以0.135 nJ/bit和5.19 mm2的能耗资源开销实现了高达2 Gb/s的吞吐率。     

Implementation of AVS Jizhun decoder with HW/SW partitioning on a coarse-grained reconfigurable multimedia system

In this paper,a TPP(Task-based Parallelization and Pipelining)scheme is proposed to implement AVS(Audio Video coding Standard)video decoding algorithm on REMUS(REconfigurable MUltimedia System),which is a coarse-grained reconfigurable multimedia system.An AVS decoder has been implemented with the consideration of HW/SW optimized partitioning.Several parallel techniques,such as MB(Macro-Block)-based parallel and block-based parallel techniques,and several pipeline techniques,such as MB level pipeline and block level pipeline techniques are adopted by hardware implementation,for performance improvement of the AVS decoder.Also,most computation-intensive tasks in AVS video standards,such as MC(Motion Compensation),IP(Intra Prediction),IDCT(Inverse Discrete Cosine Transform),REC(REConstruct)and DF(Deblocking Filter),are performed in the two RPUs(Reconfigurable Processing Units),which are the major computing engines of REMUS.Owing to the proposed scheme,the decoder introduced here can support AVS JP(Jizhun Profile)1920×1088@39fps streams when exploiting a 200 MHz working frequency.     

双向中继信道中Polar码与物理层网络编码的联合设计

为解决双向中继信道中采用低密度奇偶校验码LDPC(low density parity check code)或Turbo码的网络编码系统信道编码编译码算法及设备的复杂度太高这一问题,提出一种联合Polar编码与网络编码的中继转发策略.该策略利用无线通信中信号的叠加特性和Polar编码、网络编码的线性性质直接估计网络编码的码字,使得中继节点进行Polar译码的复杂度和信源节点之间的信息交换时间都比直接网络编码系统减少了50%.同时,由于基于信道极化理论的Polar码具有在离散无记忆信道BDMC(binary discrete memoryless channel)上达到信道容量及编译码算法简单等优点,使得所提方案不仅保证了系统的可靠性,而且更容易实现.仿真结果验证了该方案的有效性.