最快晶体管的频率接近太赫兹

Robert J.Mears是用于宽带互联网的铒掺杂光纤放大器(EDFA)的发明者。他在寻找将光器件和波导结合到硅中的方法时,发现了一个有趣的结果:一种特殊的硅超晶格结构可以加速某一个     

真空微电子器件的栅极制造技术

本文详细地介绍了真空微电子栅极工艺制造的自剥离与无版光刻技术，并用这两种方法分别制造出了符合要求的栅极结构．在现有的条件下进行了栅控场致发射特性的测试，并通过实验曲线计算出了栅控场致发射的三个参数．     

高k栅极电介质材料与Si纳米晶体管(续)

从上述讨论可以看出，世界上许多的研究组直到眼下都在系统地研究高k的电荷捕获和由捕获所产生的特性，特别是在高电应力和高温条件下的测定，并且利用这些捕获的空间和能级分布来进行解释。这大大地加深了对于高k介电体电荷捕获问题的理解，但显然问题并没有完全解决，仍然需要继续工作。     

业界快讯

<正>应用材料公司推出新Carina系统克服高k介电常数/金属栅极刻蚀难题应用材料公司推出Centura(r)Carina(tm)Etch系统用于世界上最先进晶体管的刻蚀。该系统能提供45nm及更小技术节点上采用高k介电常数/金属栅极的逻辑和存储器件工艺扩展所必需的材料刻蚀轮廓,是目前唯一具有上述能力并可以用于生产的解决方案。这套系统高性能的关键之处在于其拥有知识产权的高温阴极。高温工艺可以提供平坦垂直的轮廓,不会产生传统温度工艺下带来困扰的高k介质材料残留和硅材料凹陷。     

IGBT集成驱动保护模块的分析、比较与选用

本文简要分析了IGBT的工作原理，详细分析了多种IGBT驱动模块的特点，并进行了比较：对目前较为流行的电力电子器件IGBT的使用及其驱动模块的选择有着一定的参考价值。     

Microchip推出三相无刷直流配套器件

正Microchip Technology Inc.(美国微芯科技公司)推出一款新型带电源模块的三相BLDC电机栅极驱动器MCP8024。该器件能够为dsPIC数字信号控制器(DSC)和PIC单片机(MCU)供电,同时驱动六个N沟道MOSFET。客户可以实现更佳性能和更强的稳健性,同时提高效率,降低系统成本,并缩短产品上市时间。MCP8024可在6V至28V的较大电压范围内运行,可承受高达48V的瞬态电压。该器件为一个完整的电机系统设计提供高度集成的模拟模块,包括三个电流传感运算放大器、一个过流比较器、多个MOSFET驱动器和一个     

基于主动栅极驱动的IGBT开关特性自调节控制

常规驱动(CGD)对绝缘栅双极型晶体管(IGBT)开关特性的控制优化程度有限.当换流条件改变时,CGD方法也无法保证器件开关特性可以保持在最优状况,即缺乏自调节能力.学术界相应地提出主动栅极驱动(AGD)方法来实现对开关特性的自调节控制.但在实施自调节控制时,会遇到自调节控制稳定性、控制精度等方面的问题.该文在之前工作的基础上开展后续深入研究,针对这些问题,从理论上提出自调节控制时的3个关键设计点,并分别进行了实验验证,为AGD方法实施自调节控制提供了指导.该文综述已有驱动对IGBT关断峰值电压控制的缺陷,提出一种端电压峰值采样电路.将该采样电路与自调节控制结合,通过实验验证了直接控制端电压峰值的准确性,为更安全、更低损耗地关断IGBT打下了坚实基础.     

基于体效应的SiC MOSFET器件栅极老化监测方法研究

长期以来,栅极老化一直是SiC MOSFET器件可靠性研究的关键,而偏置温度不稳定性则是栅极老化的重要现象。由于栅极老化的偏置温度不稳定性存在应力撤出后的恢复现象,如能在可靠性实验中快速、准确地监测SiC MOSFET器件的栅极老化变化量,对可靠性研究具有重要意义。因此,文中提出一种新的栅极老化监测方法。该方法以体效应下的阈值电压VTH(body)为基础,建立理论模型来描述VTH(body)和栅极老化之间的关系。提出在栅极电压开关过程中从体二极管电压–栅极电压曲线中得到VTH(body)的方法,并详细研究实验参数对VTH(body)的影响。此外,通过高温栅偏实验对VTH(body)的实用价值进行验证,并与栅极老化参数阈值电压VTH进行对比。实验结果证明,提出的新型栅极老化监测方法可以实现栅极老化的快速、准确及非恒温环境监测。     

基于FPGA的TFT LCD快检信号源的设计

目前TFT模块的生产过程中常伴有模块的线缺陷和点缺陷,依据TFF模块的驱动和测试原理,设计了一种由FPGA和模拟开关组成的集成测试信号源,该信号源可提供源极信号、栅极信号、栅极控制信号和公共地信号四路测试信号,此四路信号无论是在频率、占空比、延时,还是幅值上都满足对一般中小尺寸TFT液晶模块的线缺陷和点缺陷的测试要求,可以灵活方便地移植到其他模块测试中,具有通用性.     

Challenges of 22 nm and beyond CMOS technology

It is predicted that CMOS technology will probably enter into 22 nm node around 2012. Scaling of CMOS logic technology from 32 to 22 nm node meets more critical issues and needs some significant changes of the technology, as well as integration of the advanced processes. This paper will review the key processing technologies which can be potentially integrated into 22 nm and beyond technology nodes, including double patterning technology with high NA water immersion lithography and EUV lithography, new devi...