时序逻辑电路ASIC化PLA模型设计法（一）

专用可编程集成电路（ASICApplicationSpecificIntegratedCircuit）是速度快、集成度高、用户可编程的逻辑器件。近几年，在数字系统和计算机外围接口电路设计中ASIC得到了广泛的应用。本文给出的用PLA模型设计时序逻辑电路的方法不同于传统的时序电路设计方法，更适用于ASIC实现时序逻辑电路。文中给出了经过仿真和验证、功能正确的设计实例电路。     

CMOS Design of Ternary Arithmetic Devices

This paper presents CMOS circuit designs of a ternary adder and a ternary multiplier,formulated using transmission function theory.Binary carry signals appearing in these designs allow conventional look-ahead carry techniques to be used.compared with previous similar designs,the circuits proposed in this paper have advantages such as low dissipation,low output impedance,and simplicity of construction.     

一种高速浮点加法器的设计实现

浮点加法器是协处理器的核心运算部件，是实现浮点指令各种运算的基础，其设计优化是提高浮点运算速度和精度的关键途径。文章从浮点加法器算法和电路实现的角度给出设计方法，并且提出动态与静态结合设计进位链的方案以及前导O预测面积与速度的折衷方法。动态与静态结合设计进位链的方法有效地降低了功耗，提高了速度，改善了性能。目前已经嵌入协处理器的设计中，并且流片测试成功。     

加法器在锅炉汽包水位控制系统中的应用

介绍了蒸汽锅炉水位控制系统中如何应用一个加法器，实现当主汽流量变化较大时，给水流量跟踪主汽流量来达到控制汽包水位目的的一种控制方法。     

基于FPGA的祖冲之算法硬件实现

为在现场可编程门阵列(FPGA)平台上更高效地实现祖冲之算法,提出一种新的硬件实现方法。利用祖冲之算法的迭代特性、并行特性以及模加的性质,减少加法器的使用数量,包括使用资源占用少、延时少的简单加法器替代资源占用多、延时长的进位保留加法器以及mod(231-1)加法器,实现祖冲之算法关键路径中多次mod(231-1)加法运算。使用QuartusⅡ与ISE软件进行了仿真验证,结果表明,该方法在芯片资源占用仅为305个slice的情况下达到了5.322 Gb/s的吞吐量,与目前已有的最优实现方法相比,芯片资源占用减少了近23%,单位面积的吞吐量提高了25.9%,可以在减少芯片硬件资源占用的同时快速实现ZUC算法。     

基于FPGA的8位移位相加型硬件乘法器的设计

乘法器是数字信号处理中非常重要的模块。本文首先介绍了硬件乘法器的原理,在此基础上提出了硬件乘法器的设计方法,最后再利用EDA技术,在FPGA开发平台上,通过VHDL编程和图形输入对其进行了实现,具有实用性强、性价比高、可操作性强等优点。     

策应鄱阳湖生态经济区建设 推动吉安进位赶超绿色崛起

建设鄱阳湖生态经济区是国家从战略全局和长远发展出发作出的一项重大决策。如何主动策应鄱阳湖生态经济区建设,推动吉安进位赶超、跨越发展,是摆在我们各级政府和科技部门面前一项亟待解决的问题。为此,一是要提高认识,统一思想,切实增强策应规划的使命感和责任感;二是要结合实际,突出重点,全面对接鄱阳湖生态经济区规划;三是要加强领导,落实措施,确保吉安进位赶超、绿色崛起取得明显成效。     

Galois FCSR进位分布研究

基于Galois FCSR进位寄存器的更新规律,抽象出一种理想的变化方式来刻画其进位分布情况,据此估计了进位为0的概率的下界,指出Galois FCSR的进位分布是不均衡的。     

基于PN序列互相关同步低复杂度实现方法

针对互相关同步算法实现复杂度高的问题,设计了一种伪随机(PN)码序列和近似加法器的互相关同步实现方法(PNACCS),在现有PN码序列互相关同步方法的基础上,通过使用近似加法器代替部分传统精确加法器,降低了互相关同步实现的复杂度.算法仿真和分析结果显示,与现有的互相关同步算法相比,PNACCS方法在时频同步性能与传统互相关几乎相同的情况下,逻辑资源占用更少,易于实际工程的实现.