一维长序DFT的协处理阵列结构设计与实现

文章针对一维长序DFT计算问题，分析其计算结构以及算法的并行性，提出一种阵列协处理结构．并分析这种协处理机结构上DFT计算的组织及具体实施算法步骤和方法，并对这种协处理阵列结构上运行的DFT进行复杂性分析。这对计算DFT专用集成协处理结构芯片开发，提高专用嵌套系统性能非常实用。     

可重构密码协处理器简介及其特性

可重构密码协处理器是采用可重构体系结构的思想和方法设计而成的，用于对数据进行加／解密处理的集成电路芯片，它能够灵活、快速地实现多种不同的密码算法。文章简要介绍了可重构密码协处理器的设计方法和使用方法，并对其灵活性、安全性、性能和规模进行了分析。     

Parallel merged multiplier-accumulator coprocessor optimized for digital filters

In an attempt to improve the speed of VLSI signal processing systems, a new architecture for a high-speed multiply-accumulate (MAC) unit optimized for digital filters is proposed. This unit is designed as a coprocessor for the LEON2 RISC processor [LEON2 Processor; 2005 [Online]. <http://www.gaisler.com/products/leon2/leon.html>]. In this work, four parallel MAC units with two dual-port coefficient register-files, a three-port general register-file and a control unit are included in the coprocessing block. With the existence of four parallel units, several SIMD format instructions have been added to LEON2 instruction set. Each MAC unit has two 16-bit inputs, 32-bit output register and a programmable round-saturate block. The MAC unit uses a new architecture which embeds the accumulate module within the partial products summation tree of the multiplier with minimum overhead. A central control unit controls inputs of the four MACs and loading of the output registers. Our experimental results demonstrate a high performance in implementation of digital filters at elevated speeds of up to 33 millions of input samples per second in a 0.18 μm technology.     

一种嵌入式协处理器的设计

文章介绍了嵌入式协处理器LSC87的结构和控制方式，LSC87为与Intel8087指令功能全兼容的嵌入式协处理器，研制中采用了Top-down完全正向设计流程，选择微程序作LSC87数据路径的控制以便于支持所有7种类型定浮点操作数与6种异常的屏蔽和非屏蔽处理，其中部分数据路径部件还组合了硬连线控制，使LSC87不仅对复杂操作的处理可控性好，而且有利于数值迭代计算的简单快速实现。     

32位RISC处理器中系统控制协处理器的设计与实现

介绍了基于MIPS体系结构的系统控制协处理器设计与实现,整体结构主要包括翻译后援缓冲器、协处理器控制单元、中断例外管理单元以及协处理器寄存器单元。设计使用可综合的Verilog HDL语言描述,采用Altera公司的QuartusII7．2开发软件及该公司的StratixIIFPGA器件验证实现,并主要完成了协处理器寄存器的读／写,虚拟／物理地址的转换,以及对RISC处理器的中断例外控制等功能,同时通过仿真验证其功能的正确性。     

基于DSP/FPGA的嵌入式实时目标跟踪系统

提出了一套基于DSP／FPGA的协处理器结构用以实现实时目标跟踪的嵌入式视觉系统。系统由DSP作为主处理器进行全局控制，利用具有流水线并行处理结构的FPGA作为协处理器实时完成DSP分配的处理任务。系统由FPGA快速完成最初的运动估计的结果，DSP在此基础上进一步分析和校正，并将校正信息反馈给FPGA，实现快速而准确的跟踪。     

基于Montgomery算法的智能卡RSA密码协处理器

对Montgomery算法进行了改进，提供了一种适合智能卡应用、以RISC微处理器形式实现的RSA密码协处理器。该器件的核心部分采用了两个32位乘法器的并行流水结构，其功能部件是并发操作的，指令执行亦采用了流水线的形式。在10MHz的时钟频率下，加密1024位明文平均仅需3ms，解密平均需177ms。     

基于加密数据库的高效安全HW-PIR方案

在传统基于硬件的私有信息检索(HW-PIR)方案中,数据库明文记录容易被泄露.为解决该问题,提出基于加密数据库的HW-PIR方案.将数据库记录转化为(0,1)比特流后进行置换,并采用代理重加密算法,实现对密文数据库的查询,从而保证用户的查询隐私不会泄露给数据库服务器,还能防止用户的查询内容与数据库的隐私泄露给安全协处理器及恶意攻击者.效率分析结果表明,该方案的在线查询复杂度为O(1),同时安全处理器预处理阶段的计算量明显降低.     

基于以太网数据帧格式的IPv6报文解析器设计

随着IPv6技术的逐步推广和深亚微米工艺的迅速发展,IPv6SOC网络处理芯片的应用将是承载现代IPv6网络技术的必然趋势。而网络协处理器以其在网络处理器中独特的优势,则是SOC网络处理芯片中不可缺少的一部分。本文针对IPv6网络协处理器中普遍应用的IPv6解析器,提出了一种解析的方法并加以实现。     

顺序形态图像处理器的硬件实现

该文在阐述了灰度图像顺序形态变换的基础上,介绍了顺序形态变换硬件实现的图像处理系统。该系统采用DSP+FPGA的框架结构,利用FPGA的可重构特性将其中一片FPGA作为协处理器可以实现不同的图像处理功能。文中将软硬件实现的顺序形态图像处理图片在处理效果和速度两个方面作了比较。算法在FPGA芯片上的高速实现特征使数学形态学在图像实时处理领域的应用成为可能。