接收机整机最小噪声系数的实现

前级LNA的性能指标的好坏对接收机整体性能起主要作用。较流行的设计方法是用ADS等仿真软件在Smith圆图上作出LNA的等增益圆和等噪声圆，以确定LNA是否同时满足所要求的增益和噪声系数指标。这种方法虽然满足了设计要求，但往往不能获得整机噪声的最佳点。本文在符合设计指标后进一步对噪声和增益的关系进行分析，建立适用于常用接收机的简单模型，在此基础上获得基于整机噪声的最佳点。这种设计方法可以广泛应用于各种微波接收系统中,降低整机哭声系数.     

X波段及DBS接收用PHEMT单片低噪声放大器

报道了X波段及DBS接收用单片低噪声放大器的研制结果。利用CAD软件对单片电路进行优化设计，设计工作包括MBE材料、PHEMT器件和单片电路三部分。在研制过程中，开展了关键工艺的专题研究。研究结果为：单级单片放大器在10：5－11．6GHz范围内，NF≤1．82dB，G≥7.72dB；在11．7－12．2GHz范围内，NF≤1．80dB，G≥6．8dB；双级放大器在10．4－11．1GHz范围内，NF≤1．96dB，G≥15．3dB，最低噪声系数为1．63dB，最高增益为16．07dB。     

Ku波段10W功率PHEMT

报告了研制的 9.6mm栅宽双δ-掺杂功率 PHEMT,在 fo=1 1 .2 GHz、Vds=8.5 V时该器件输出功率3 7.2 8d Bm,功率增益 9.5 d B,功率附加效率 44.7% ,在 Vds=5～ 9V的范围内 ,该器件的功率附加效率均大于42 % ,两芯片合成 ,在 1 0 .5～ 1 1 .3 GHz范围内 ,输出功率大于 3 9.92 d Bm,最大功率达到 40 .3 7d Bm,功率增益大于 9.9d B,典型的功率附加效率 40 %。     

GaAs、InP集成电路技术的发展——1992年IEEE GaAs IC讨论会评述

本文介绍了1992年IEEE GaAs IC讨论会的概况,并依据这次国际会议所发表的论文,以GaAs、InP集成电路的技术路线为主线,介绍和评述了GaAs基PHEMT,HBT,MESFET以及InP基HEMT、HBT等集成电路的现状与发展。     

L波段低噪声放大器的分析与设计

利用Advanced Design System（ADS）完成了L波段低噪声放大器（LNA）的设计。分析了实际电路可能产生的非连续性、寄生参数效应等因素对电路各个性能指标的影响,并针对这些因素利用ADS进行了电磁仿真计算,最后给出了放大器的仿真结果和最终电路及测试结果。采用ATF-35143器件设计,达到了预定的技术指标,工作频率1.21GHz,增益G大于14dB,噪声系数NF小于0.5 dB,输入1dB压缩点大于5dbm。     

利用Volterra级数的低噪声放大器线性增强设计

针对单级宽带低噪声放大器（LNA）非线性难以定量分析以及难以将电路设计与线性指标联合设计的问题,提出利用Volterra级数和双极非线性模型相结合的方法优化电路线性度。该方法从SiGe双极管非线性模型出发,提取影响线性度的模型参数,并利用维塔里级数和双极管非线性模型导出器件非线性传输函数,推演出其与IIP3的相互关系,量化各个参数的非线性比重,提出优化线性度的电路设计方法。研究结果表明,在1.5-20GHz的宽频工作频带下,单级低噪声放大器的输入和输出均可实现良好的匹配（<-10dB）,达到16dB的增益,噪声系数在整个频带下小于3.6dB,IIP3可达-7.73dBm。     

2～5GHz 0.18μm CMOS宽带低噪声放大器设计

本文设计实现了一个2～5GHz的两级CMOS低噪声放大器(LNA),可应用在超宽带的下半频段(3.1～5GHz)。LNA由两级组成,第一级是一个共栅级,保持良好的线性度并完成较好的输入匹配;第二级是一个共源级堆叠一个电流源,在保持低噪声系数的同时降低功耗。通过级联共栅和共源结构进行增益补偿,所设计的LNA具有近似恒定的增益和噪声系数。采用0.18μm CMOS工艺实现后,模拟结果表明,增益和噪声系数在2～5GHz频率范围内分别为11.5dB和5.1dB,输入反射系数低于-22dB。在4GHz时,模拟得到的三阶交调点为-10dBm。在1.8V电源电压下,LNA的功耗约为11mW。     

5G毫米波通信用低插损高隔离GaAs PHEMT单刀双掷开关

基于0.15μm GaAs赝配高电子迁移率晶体管(PHEMT)工艺,实现了一款用于5G毫米波通信的低插损高隔离单刀双掷(SPDT)开关芯片。为了降低插损,每个开关支路通过四分之一波长阻抗变换器连接到天线端,并通过优化传输线和器件总栅宽实现了良好的端口匹配;为了提高隔离度,采用了三并联多节枝的分布式架构形成高的输入阻抗状态,实现信号的全反射。芯片面积为2.1 mm×1.1 mm。在片测试结果显示,在24.25~29.5 GHz的5G毫米波频段内该SPDT开关实现了小于1.1 dB的极低插损和大于32 dB的高隔离度,1 dB压缩点输入功率大于26 dBm。     

Design and optimization of LNA topologies with image rejection filters

An important problem in designing RFIC in CMOS technology is the parasitic elements of passive and active devices that complicate design calculations. This article presents three LNA topologies including cascode, folded cascade, and differential cascode and then introduces image rejection filters for low‐side and high‐side injection. Then, a new method for design and optimization of the circuits based on a Pareto‐based multiobjective genetic algorithm is proposed. A set of optimum device values and dimensions that best match design specifications are obtained. The optimization method is layout aware, parasitic aware, and simulation based. Circuit simulations are carried out based on TSMC 0.18 μm CMOS technology by using Hspice. © 2010 Wiley Periodicals, Inc. Int J RF and Microwave CAE, 2010.     

自偏置低噪放的设计与改进

分析了贴片电容的非理想特性在C波段及以上频率的自偏置电路旁路应用中对低噪放设计的不利影响.分析表明,贴片电容用做自偏置旁路时将严重恶化电路的稳定性和噪声指标.提出了对自偏置电路的改进方法及工艺实现,从而避免了电容对指标的负面影响.为了验证改进电路的优势,采用改进的自偏置电路设计了6 GHz～9 GHz低噪放,实验结果很...