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1.
1-read/1-write (1R1W) register file (RF) is a popular memory configuration in modern feature rich SoCs requiring significant amount of embedded memory. A memory compiler is constructed using the 8T RF bitcell spanning a range of instances from 32 b to 72 Kb. An 8T low-leakage bitcell of 0.106 μm2 is used in a 14 nm FinFET technology with a 70 nm contacted gate pitch for high-density (HD) two-port (TP) RF memory compiler which achieves 5.66 Mb/mm2 array density for a 72 Kb array which is the highest reported density in 14 nm FinFET technology. The density improvement is achieved by using techniques such as leaf-cell optimization (eliminating transistors), better architectural planning, top level connectivity through leaf-cell abutment and minimizing the number of unique leaf-cells. These techniques are fully compatible with memory compiler usage over the required span. Leakage power is minimized by using power-switches without degrading the density mentioned above. Self-induced supply voltage collapse technique is applied for write and a four stack static keeper is used for read Vmin improvement. Fabricated test chips using 14 nm process have demonstrated 2.33 GHz performance at 1.1 V/25 °C operation. Overall Vmin of 550 mV is achieved with this design at 25 °C. The inbuilt power-switch improves leakage power by 12x in simulation. Approximately 8% die area of a leading 14 nm SoC in commercialization is occupied by these compiled RF instances. 相似文献
2.
3.
分析了MOSFET误导通产生的原因,分别从原理和理论推导两个方面作了分析,主要考虑了开关管中寄生参数对开关特性的影响。通过求解误导通发生的条件,得到哪些参数会导致误触发,最后给出了仿真。文中还提出如何避免MOSFET误导通产生,以及改进方法,对减少实际应用中MOSFET破坏性损坏有一定意义。 相似文献
4.
A self-assembly patterning method for generation of epitaxial CoSi2 nanostructures was used to fabricate 50 nm channel-length MOSFETs. The transistors have either a symmetric structure with Schottky source and drain or an asymmetric structure with n+-source and Schottky drain. The patterning technique is based on anisotropic diffusion of Co/Si atoms in a strain field during rapid thermal oxidation. The strain field is generated along the edges of a mask consisting of 20 nm SiO2 and 300 nm Si3N4. During rapid thermal oxinitridation (RTON) of the masked silicide structure, a well-defined separation of the silicide layer forms along the edge of the mask. These highly uniform gaps define the channel region of the fabricated device. The separated silicide layers act as metal source and drain. A poly-Si spacer was used as the gate contact. The asymmetric transistor was fabricated by ion implantation into the unprotected CoSi2 layer and a subsequent out-diffusion process to form the n+-source. I–V characteristics of both the symmetric and asymmetric transistor structures have been investigated. 相似文献
5.
6.
7.
8.
在分析了双极型晶体管和场效应晶体管各自的特点和不足后,介绍了一种既具有双极型晶体管较大电流容量和功率输出,又具有场效应晶体管高输入阻抗的电子器件——双极MOS场效应晶体管(BJMOSFET),同时指出体硅BJMOSFET的阳极扩散区与衬底之间存在较大的漏电流,可产生较大的寄生效应。提出了一种新型固体电子器件——基于SOI的BJMOSFET,分析了其工作原理j与体硅BJMOSFET比较,由于SOI技术完整的介质隔离避免了体硅器件中存在的大部分寄生效应,使基于SOI的BJMOSFET在体效应、热载流子效应、寄生电容、短沟道效应和闩锁效应等方面具有更优良的特性。 相似文献
9.
研究了深亚微米PD和FD SOI MOS器件遭受热截流子效应(HCE)后引起的器件参数退化的主要差异及其特点,提出了相应的物理机制,以解释这种特性。测量了在不同应力条件下最大线性区跨导退化和闽值电压漂移,研究了应力Vg对HCE退化的影响,并分别预测了这两种器件的寿命,提出了10年寿命的0.3μm沟长的PD和FD SOI MOS器件所能承受的最大漏偏压。 相似文献
10.
近年来国内外射频电缆组件的发展很快,射频电缆组件的性能不断提高,对射频电缆组件组装工艺也提出了更高的要求.射频电缆组件组装过程多是手工操作,产品的一致性及性能很难控制,要求有良好的工艺保证,为此介绍了射频电缆组件组装工艺,包括电缆的裁剪及剥皮、内导体的连接、外导体的连接和电气性能的测试;探讨了在组装过程中应注意的问题,以及针对内导体焊接易出现虚焊问题进行研究. 相似文献