数字IO电路板的嵌入式测试性设计方案

近年来,随着DSP、FPGA等大规模集成电路的发展,电子系统的性能也在大大提高,但同时给电子系统带来了新的测试和故障诊断问题;为了解决电路板快速诊断维修问题,嵌入式测试正以全新的概念成为板级电路测试的研究方向;文中从嵌入式测试的基本概念出发,介绍了嵌入式边界扫描、非侵入式测试等先进的板级嵌入式测试技术,并阐述了模拟嵌入式测试性设计的难点和基础电路原则,同时给出了基于FPGA的嵌入式测试控制器设计方案;然后,面向数字IO电路板,针对其关键功能电路展开嵌入式测试性设计,简要说明了测试程序的开发与下载;根据测试验证结果,嵌入式测试性设计可以增强测试自动化、提高测试效率,从而能够更好地降低产品整个寿命周期的测试维修成本。     

基于SOPC的高速边界扫描主控器设计

依据IEEE1149.1标准,采用SOPC技术设计了一款高速的边界扫描主控器;用户可对该主控器进行配置,输出测试所需的控制信号,输出的测试时钟TCK频率可达50MHz,大大提高了边界扫描测试效率;同时,开发的具有自主知识产权的边界扫描主控器IP核为SOPC系统可测性设计提供了一个很有实际价值的组件,无需专用边界扫描测试设备即可实现对系统的边界扫描测试功能;经时序仿真波形和数字示波器观测结果验证,该边界扫描主控器所产生的测试信号符合测试要求,设计正确合理。     

基于边界扫描的混合信号电路可测性结构设计

在深入研究IEEE1149.1及IEEE1149.4标准的基础上,设计并实现了符合标准的混合信号电路边界扫描可测性结构各组成部分,包括测试访问口控制器、数字边界扫描单元、模拟边界扫描单元、测试总线接口电路及测试寄存器;构建验证电路进行了测试验证。测试结果表明,所设计的混合信号电路可测性结构是可行的,并可以应用到混合信号电路中提高电路的可测试性。     

基于边界扫描技术的抗混淆自适应测试算法

针对现有边界扫描测试快速测试算法存在征兆混淆现象的问题,在深入分析多种测试算法的基础上,提出一种抗混淆的自适应测试算法.首先,通过分析走步算法的特点,给出一种走步算法的改进方案.该方案在保证算法完备性指标不变的情况下,提高了算法的紧凑性指标.在此基础上,结合改良计数序列算法,生成抗混淆自适应测试算法.该算法解决了改良计数序列算法存在的征兆混淆问题,极大提高了算法的完备性指标,且紧凑性指标较好.     

基于NIOS边界扫描测试平台的开发

阐述一种新颖的基于NIOS边界扫描测试平台的设计,提出了采用SOPC技术的一种更加灵活、高效的嵌入式系统新解决方案.该方案将边界扫描主控器系统的多功能模块集成在Altera公司推出的低成本、高密度、具有嵌入式NIOS软核CPU的现场可编程门阵列(FPGA)上,大大提高了系统设计的灵活性、边界扫描的测试效率.同时USB接口技术的应用使得边界扫描测试系统具有热插拔,传输速率快等优点.详细论述了具有自主知识产权的JTAG总线控制模块的设计和NIOS平台上USB固件开发.实验结果表明,此测试平台的设计正确有效,能够进行精确的故障诊断.     

JTAG软核设计与仿真

JTAG边界扫描测试是一种新型的VLSI电路测试及可测试性设计方法。本文论述了边界扫描技术的结构特征及软核设计方法,并分析了JTAG电路中数据传输的路径及电路对速度的影响,以采样指令为例进行了功能仿真。     

Security Extension for IEEE Std 1149.1

A security extension for IEEE Std 1149.1 is proposed. It provides a locking mechanism which prevents unauthorised users to interfere via test bus with the system normal operation. The security extension requires small hardware overhead and allows full conformance with IEEE Std 1149.1.     

集成电路可测试性前端设计环境构建

针对高复杂度芯片的生产制造缺陷难以进行充分测试的难题,文中将Mentor公司的4款可测性设计软件集成到芯片前端设计开发流程中,构建相应的设计开发环境。基于此开发环境设计AES算法硬件单元的过程表明,可测试性设计工具能相互配合,很好地支持复杂电路,辅助设计人员正确生成存储器内建自测试电路、边界扫描电路、内部扫描链等多种测试电路,提高了电路的可测试性。     

一种嵌入式边界扫描测试数据压缩及合成方法

随着嵌入式测试概念的产生,边界扫描技术作为高密度电路板故障检测的主流技术,将结合嵌入式测试方法,成为板级乃至系统级故障检测的新研究方向;嵌入式边界扫描是电路板级故障检测的必然发展趋势;文中首先介绍了嵌入式边界扫描技术,然后提出了一种嵌入式边界扫描测试数据压缩及合成方法,阐述了嵌入式边界扫描的数据生成及下载,最后以某数字电路板为对象进行了嵌入式边界扫描测试验证,并给出结论;总体上,嵌入式边界扫描测试以增强测试自动化、提高测试覆盖率和测试效率为目的,能够更好地降低产品整个寿命周期的测试维修成本.     

Self-Timed Boundary-Scan Cells for Multi-Chip Module Test

This paper presents a self-timed scan-path architecture, to be used in a conventional synchronous environment, and with basic application in digital testing and interconnections checking in a Smart-Substrate MCM (T.A. García, A.J. Acosta, J.M. Mora, J. Ramos, and J.L. Huertas, Self-Timed Boundary-Scan Cells for Multi-Chip Module Test, Proceedings of IEEE VLSI Test Symposium, April 1998, pp. 92–97). With this approach, the potential advantages of self-timed asynchronous systems are explored for their practical use in a classical MCM testing application. Three different self-timed asynchronous boundary scan cells are proposed (Sense, Drive and Drive & Sense cells) that can be connected to form a self-timed scan-path. The main advantage is that no global test clock is needed, avoiding clock skew and synchronization faults in test mode, and hence, a more reliable test process is achieved. These cells have been designed and integrated in active substrates, building several boundary-scan configurations and being fully compatible with the ANSI/IEEE 1149.1 Standard. The experimental results, as well as their comparison with their synchronous counterparts, show the feasibility of the proposed self-timed approach for testing interconnections in a MCM.