SOC中Data-Path布图设计面临的挑战

目前所设计的系统级芯片(SOC)包含有多个data-path模块,这使得data-path成为整个G大规模集成电路(GSI)设计中最关键的部分.以往的布图理论及算法在许多方面已不能满足data-path布图设计的需要,这主要是由于传统的布图工具没有考虑data-path所特有的电路结构特点.Data-path具有规整的位片结构,具有很高的性能指标要求,如对于时延、耦合效应和串扰等性能都有严格的要求.此外,data-path中还存在大量成束状结构的BUS线网.文中提出了data-path布图设计所面临的挑战.从介绍data-path布图的基本问题入手,重点分析了data-path布图设计中的关键技术,并在讨论已有研究工作的基础上针对不同的布图阶段提出了可行的技术路线与设想.     

一种新型DSP指令结构及数据通道

针对可以处理不同位宽数据的DSP结构,提出了一种提高指令编码密度的方法,使设计的DSP指令减少了32条。另外提出了两种能同时实现16bit乘法累加运算和32bit乘法累加运算的数据通道结构。对这两种数据通道都用Verilog语言进行了模拟仿真。     

异步集成电路标准单元的设计与实现

设计异步集成电路时,常用的异步标准单元的分类、电路设计方法和电路结构．详细介绍了C单元和异步数据通路的设计与实现,提出了一种异步实现结构的异步加法单元、异步比较单元和异步选择单元电路．利用设计的异步标准单元构成了一个适用于Viterbi解码器的异步ACS(加法器一比较器一选择器),并通过0．6μmCMOS工艺进行投片验证．当芯片工作电压为5V,工作频率为20MHz时的功耗为75．5mW．芯片的平均响应时问为19．18DS,仅为最差响应时间23．37ns的82％．从而验证了异步标准单元的正确性和异步电路在性能方面较同步电路存在的优势．     

滑动窗口应用循环展开及其数据通路生成

滑动窗口广泛应用于图像处理、模式识别和数字信号处理中,它具有数据量大、计算密集等特点.可重构硬件为滑动窗口应用提供了一个灵活高效的实现平台.文中基于一种存储、数据调度模型及其相应的数据通路生成技术,研究循环展开对滑动窗口应用的面积、时钟频率和吞吐率的影响.实验结果表明内层循环展开相对于外层循环展开将带来更大的控制复杂度,增加了对芯片面积的需求,然而外层循环展开需要更多的存储资源保存重用数据;当片内存储模块个数增加到一定规模时,时钟频率将随着循环展开不断降低;不同维度的应用,吞吐率随循环展开提升程度不同.     

动态选择时钟的资源约束下调度算法

为拓展数据流综合可搜索解空间,使资源约束下的调度结果更加接近全局最优,提出一种动态选择时钟周期的资源约束下调度算法.在资源约束调度过程中,通过对单周期、多周期和链式操作进行组合来计算备选时钟;在调度过程中选择能够充分利用元件资源,并可减小数据通道延迟时间的时钟周期,最终完成最佳时钟下的资源约束下调度.该算法将资源约束的影响引入时钟周期的选择,可得到能够真正提高性能的最优时钟;在时钟选择过程中完成资源约束下调度,使调度和时钟选择同时完成,保证调度结果的全局最优性.实验结果表明,采用文中算法得到的时钟周期和调度结果保证了资源约束条件下的数据通道延时最小.     

采用异步实现的快速傅里叶变换处理器

介绍一种采用异步实现结构的快速傅里叶变换处理器,该处理器的控制采用本地握手信号取代传统的系统时钟。给出了处理器中异步加法器的电路结构,设计了一个采用Booth译码Wallace tree结构的异步乘法器。通过对一个8点的异步快速傅里叶变换处理器进行电路仿真,得到该处理器完成一次变换的平均响应时间为31.15 ns,仅为最差响应时间42.85 ns的72.7%。可见,采用异步方式的快速傅里叶变换处理器在性能方面较同步处理器存在优势。     

一种新型异步数据通路性能分析方法

介绍了一种新型的异步数据通路性能分析方法。这种方法在进行性能分析时基于多延迟模型、SPICE和逻辑仿真 ,可以作为异步数据通路设计和分析的一种有效工具。为了进一步的阐述和验证这种分析方法 ,文中举例分析了 4比特和 8比特异步比较器。     

一种宽位乘法器设计方案

如何以合理的代价构造尽可能高速的低功耗的乘法器,尤其是位数较宽的乘法器(如32~*32,54~*54和64~*64等)是微处理器数据通路设计中极其重要的环节。文中使用一种折衷的补码分段Booth乘法器。经过论证,最后通过布局布线后的结果看出,补码分段Booth乘法器规模小,速度高,非常适合低功耗嵌入式应用。     

一种异步快速傅立叶变换处理器设计

针对一种异步实现结构的异步快速傅立叶变换处理器,给出了处理器中异步加法器的电路和异步乘法器的结构．该异步快速傅立叶变换处理器采用本地的握手信号代替了传统的整体时钟．通过对一个8点的异步快速傅立叶变换处理器电路仿真,得到该处理器的平均响应时间为31．15ns,仅为最差响应时间42．85ns的72．7％．由此可见,异步快速傅立叶变换处理器在性能方面较同步处理器存在优势。