基于体全息技术的WDM器件

利用体全息技术制作波分复用器件是一种新方法。本文介绍了此种方法的基本原理和器件的基本性能，并报道了国外对该项技术的研究进展。     

A low-jitter low-power monolithically integrated optical receiver for SDH STM-16

A high-scale integrated optical receiver including a preamplifier, a limiting amplifier, a clock and data recovery (CDR) block, and a 1:4 demultiplexer (DEMUX) has been realized in a 0.25 μm CMOS technology. Using the loop parameter optimization method and the low-jitter circuit design technique, the rms and peak-to-peak jitter of the recovered 625 MHz clock are 9.4 and 46.3 ps, respectively, which meet the jitter specifications stipulated in ITU-T recommendation G.958. In response to 2.5 Gb/s PRBS input da...     

硅基竖直耦合三环谐振波分复用器的特性

对1×N信道硅基竖直耦合三环谐振波分复用器的传输特性进行了分析,给出了光学传递函数的公式.在中心波长1550.918nm、波长间隔1.6nm的情况下,对其振幅耦合比率、波谱响应、分光光谱、插入损耗、信道间的串扰进行了数值模拟.计算结果表明,该器件具有以下良好性能:若取小环与信道间的振幅耦合比率为0.27,小环与大环间的振幅耦合比率为0.06,该器件具有箱形波谱响应,输出光谱中的次峰值已被抑制到-25dB,谐振峰平坦且陡峭,3dB带宽约为0.28nm,每条输出信道的插入损耗及串扰较小,插入损耗小于0.71dB,串扰可降至-53dB以下.     

机顶盒解复用器适配层的设计与实现

本文提出了一套机顶盒解复用器的设计和相关的接口函数 .它具有完备 ,简单 ,通用 ,易用的特点 ,支持应用程序的各种要求 ,数目少 ,抽象程度高 ,主要描述应用程序的要求 ,并且从 MPEG和 DVB标准出发 ,不涉及解复用器操作的细节 ,可在多个硬件平台上使用 ,为应用程序提供了一个稳定的开发环境 .能够很好地支持应用程序的开发 .文中详细地介绍了它的指导思想 ,概念 ,结构 ,所提供的服务 .同时 ,还介绍了实现这些函数的关键算法 .     

新型二元纯位相型波分复用器

应用杨-顾算法,只用两块纯位相片H_1和H_2来代替透镜、光栅等分立元件,提出一种新型纯位相型波分复用器件,H_1位相片的作用是使输出面H_2上强度分布达到设定所要求的那样,8个高斯子波按不同波长依次排列分布在不同位置,相互之间串话尽可能最小;H_2位相片的作用是对输出平面上强度满足要求的出射光进行相应调整,使其最好地耦合到各接收通道,单纯由纯位相调制的方法,来实现解复用器件分光、聚焦等综合功能.     

基于正三角型三芯光纤的波分解复用器

设计了基于正三角排列三芯光纤的新型波分解复用器,比起基于多芯光子晶体光纤的波分解复用器,该波分解复用器有着容易制作、且易于与常规光纤对接的优点。通过设计使两个非对称平行纤芯在某波长处的传播常数(或有效折射率)匹配,此时两个纤芯就可完全耦合,从而实现滤波。通过选择合适的光纤长度,使得在光纤的输出端,不同波长的光从不同的纤芯端口输出,从而实现波分解复用的功能。利用全矢量光束传播法仿真发现,长度为10.25 mm的正三角排列三芯光纤可以实现波长为1.31μm和1.55μm光波的解复用。     

相位误差对AWG波分复用器非相邻通道串扰影响的分析

分析了工艺制作过程中引入的阵列波导相位误差以及由其所引起的非相邻通道间串扰性能的劣化,给出了相应的分析公式.利用该公式,可以简捷地分析所设计的AWG型器件的非相邻通道串扰水平,为优化AWG型器件的设计提供依据.     

奇偶交错空分滤波器

本文扼要介绍了空分奇偶交错滤波器（Interleaver)的产生背景和基本原理，并着重综述了晶体型、迈克尔逊干涉仪＋G－T干涉仪型（MGTI）和全光纤非平衡Mach-Zehnder(M-Z)干涉仪型interleaver的原理、特点及应用。     

基于锗硅工艺的40-Gb/s分接器

采用0.35μmSiGeBiCMOS工艺设计了一个1∶2分接器,核心电路单元采用经过改进的电路结构实现。由于传统的发射极耦合逻辑结构(ECL)电路的工作速度不能达到要求,对此加以了改进,在发射极耦合逻辑结构中增加一级射极跟随器,形成发射极-发射极耦合逻辑(E2CL)结构,从而提高电路的工作速度。测试结果显示,所设计分接器的工作速度可以达到40Gb/s。整个电路采用单电源5V供电,功耗为510mW。     

A 20-Gb/s 1 ： 2 demultiplexer in 0.18-μm CMOS

A 1 ： 2 demultiplexer （DEMUX） has been designed and fabricated in SMIC＇s standard 0.18-μm CMOS technology, based on standard CML logic and current-density-centric design philosophy. For the integrity of the DEMUX and the reliability of the internal operations, a data input buffer and a static latch were adopted. At the same time, the static latch enables the IC to work in a broader data rate range than the dynamic latch. Measurement results show that under a 1.8-V supply voltage, the DEMUX can operate reliably at any data rate in the range of 5-20 Gb/s. The chip size is 875×640μm^2 and the power consumption is 144 mW, in which the core circuit has a share of less than 28%.