Cost-effective smart power CMOS/DMOS technology: design methodology for latch-up immunity

To answer to the need of a cost effective smart power technology, an original design methodology that permits implementing latch-up free smart power circuits on a very simple CMOS/DMOS technology is proposed. The basic concept used to this purpose is letting float the wells of the MOS transistors most susceptible to initiate latch-up. The efficiency of the design methodology is experimentally shown.     

矿区35kV电网线路继电保护的现状及改进措施

分析了矿区35 kV电网线路继电保护的现状,指出存在的主要问题是保护定值整定、上下时限配合困难,容易引起保护拒动、越级跳闸等故障;提出了采用先进的数字式继电保护装置、采用输电线路纵联保护、增加低电压闭锁保护、加装故障录波装置等线路继电保护改进措施,并通过GPRS分布式故障录波报警系统在矿区电网线路继电保护中的应用实例说明了采用先进的技术装备可提高矿区电网继电保护的可靠性和电网运行的安全稳定性。     

基于LDO限流技术的辐射闩锁防护技术

讨论了CMOS器件受辐射感生的闩锁与电气感生的闩锁的异同点，研究并提出了一种基于限流型低压降线性调整器的闩锁防护方法，给出了卫星用线性调整器电路的地面总剂量摸底试验数据及空间飞行试验验证结果和解决星载计算机的闩锁防护与恢复问题的有效方法．     

对辐射感应闭锁窗口现象的解释

中、大规模CMOS器件受到瞬态辐射时，出现了闭锁单窗口、多窗口现象。为了获得闭锁窗口的出现原因，借助对窗口现象的有关参考文献的研究，利用计算机电路模拟软件，分析了CMOS器件多个闭锁路径之间的相互作用。在此基础上，提出了解释窗口现象的“三径”闭锁模型。应指出的是，该闭锁模型还需要试验上的进一步验证与支持。     

应用虚拟仪器(VI)技术开发集成电电路闩锁测试系统

闩锁(latch-up)效应严重影响了CMOS集成电路的可靠性,如何对其进行快速有效地测试是很有必要的,本文主要介绍了代表了当今世界测试仪器技术发展方向的虚拟仪器技术(VI)及其在开发集成电路闩锁测试系统过程中的应用.     

多路主从电源系统设计与测试

高能物理实验中电源系统是电子学读出系统重要的组成部分.高能物理实验的特点要求供电电源系统除了有一定的输出电压、电流等基本能力外,还要具有多通道输出、结构灵活、抗一定剂量辐照和低噪声等特点.鉴于此,设计了一种16路输出的主从电源系统.该电源系统由两块相同的电源板通过差分I2C总线级联而成,通过控制器与电源板连接方式自动定义主从.每一个正电压输出通道具有上电死锁、输出电压电流阈值设定和监测、过流保护等功能.测试结果表明,该电源系统能够实现主从电源板的自动识别,其输出电压、电流及噪声均满足设计要求.该电源系统在高物理实验中有较好的应用与借鉴价值.     

用于3.3 V电源静电防护的闩锁免疫LVTSCR

传统LVTSCR的维持电压过低,器件容易受到闩锁效应的影响而无法正常关断。为了提高传统LVTSCR的维持电压,基于0.18 μm BCD工艺,提出一种内嵌P型浅阱的新型LVTSCR (EP-LVTSCR)。采用Sentaurus TCAD,对提出的器件进行建模和测试。结果表明,该EP-LVTSCR的维持电压从传统LVTSCR的1.52 V提升到3.85 V,具有免疫闩锁效应的能力,可应用于3.3 V电源的ESD防护。     

CMOS集成电路的闭锁特性和闭锁窗口分析

由于布局结构的复杂性,CMOS集成电路可能存在多个潜在的寄生闭锁路径。各个闭锁路径因触发剂量率和闭锁维持电压、闭锁维持电流不同而相互影响．可能产生一个或多个闭锁窗口。在详细分析CMOS集成电路闭锁特性的基础上．建立了“三径”闭锁模型,对闭锁窗口现象进行了合理解释。     

CMOS电路结构中的闩锁效应及其防止措施研究

CMOS Scaling理论下器件特征尺寸越来越小,这使得CMOS电路结构中的闩锁效应日益突出。闩锁是CMOS电路结构所固有的寄生效应,这种寄生的双极晶体管一旦被外界条件触发,会在电源与地之间形成大电流通路,导致器件失效。文章首先分析了CMOS电路结构中效应的产生机理及其触发方式,得到了避免闩锁效应的条件。然后通过对这些条件进行分析,从版图设计和工艺等方面考虑如何抑制闩锁效应。最后介绍了几种抑制闩锁效应的关键技术方案。     

基于0.18μm CMOS加固工艺的抗辐射设计

为降低抗辐射设计对元器件基本性能的影响,基于0.18μm CMOS加固工艺,通过场区注入工艺实现总剂量(Total Ionizing Dose,TID)加固,优化版图设计规则实现单粒子闩锁(Single Event Latch-up,SEL)加固,灵活设计不同翻转指标要求实现单粒子翻转(Single Event Upset,SEU)加固。利用以上加固方法设计的电路,证明了加固工艺平台下的抗辐射电路在抗辐射性能及面积上具有明显优势。