Compiler compatible 5.66 Mb/mm2 8T 1R1W register file in 14 nm FinFET technology

1-read/1-write (1R1W) register file (RF) is a popular memory configuration in modern feature rich SoCs requiring significant amount of embedded memory. A memory compiler is constructed using the 8T RF bitcell spanning a range of instances from 32 b to 72 Kb. An 8T low-leakage bitcell of 0.106 μm² is used in a 14 nm FinFET technology with a 70 nm contacted gate pitch for high-density (HD) two-port (TP) RF memory compiler which achieves 5.66 Mb/mm² array density for a 72 Kb array which is the highest reported density in 14 nm FinFET technology. The density improvement is achieved by using techniques such as leaf-cell optimization (eliminating transistors), better architectural planning, top level connectivity through leaf-cell abutment and minimizing the number of unique leaf-cells. These techniques are fully compatible with memory compiler usage over the required span. Leakage power is minimized by using power-switches without degrading the density mentioned above. Self-induced supply voltage collapse technique is applied for write and a four stack static keeper is used for read Vmin improvement. Fabricated test chips using 14 nm process have demonstrated 2.33 GHz performance at 1.1 V/25 °C operation. Overall V_min of 550 mV is achieved with this design at 25 °C. The inbuilt power-switch improves leakage power by 12x in simulation. Approximately 8% die area of a leading 14 nm SoC in commercialization is occupied by these compiled RF instances.     

一种计算机实时控制系统的分析及其DCS实现

简述了计算机实时控制及分布式控制系统(DCS)的一般特点．并以某型水下机器人的控制系统为例，详细介绍了一种小型实时DCS系统的具体实现。     

一种RISC单片机的分块结构寄存器堆

介绍了一种用于ＲＩＳＣ单片机ＰＩＣ１６Ｃ５７的寄存器堆，讨论了为降低功耗所采用的分块结构，详细说明了译码逻辑、ＳＲＡＭ单元、读／写电路和文件选择寄存器等电路的形式及其工作原理     

一种低压低功耗SRAM/SOI单元设计

提出一种改进4管自体偏压结构SRAM/SOI单元.基于TSUPREM4和MEDICI软件的模拟和结构性能的分析,设计单元结构并选取结构参数.该结构采用nMOS栅下的含p+埋沟的衬底体电阻代替传统6管CMOSSRAM单元中的pMOS元件,具有面积小、工艺简单的优点.该结构可以在0.5V的电源电压下正常工作,与6管单元相比,该单元瞬态响应正常,功耗只有6管单元的1/10,满足低压低功耗的要求.     

一种可配置的Cache/SRAM存储器的设计

不同的应用对存储器结构有不同的需求:在运行控制任务时,需要Cache匹配速度差异;在处理数据流时,需要片内存储器提高访问带宽.本文设计了一种基于SRAM的可配置Cache/SRAM存储器,通过数据存储器独立寻址,控制和数据通路充分共享,实现了一个四路组相连、容量为16KB的Cache和容量为16KB的SRAM.综合结果表明,该设计与普通Cache相比,延时仅增加0.035%,门数增加1.06%.     

一种用单端口SRAM构成的FIFO的ASIC设计

提出了一种基于单端口SRAM的FIFO电路。此模块电路应用于视频图像处理芯片中,完成同步经过处理后产生相位差的亮度Y信号和色度U,V信号的功能。电路的逻辑控制部分用Verilog硬件描述语言作RTL描述设计,存储器电路用Memory Compiler编译生成的SRAM。利用NC—Sim作了仿真测试,实现了视频信号同步功能,在不增大存储器总容量的情况下完成了和用双端口SRAM构成的FIFO电路相同的功能。应用本电路的芯片已顺利完成了流片。     

基于PXI接口多通道信源卡设计

多通道信号源是多路采集系统自检与测试系统的重要组成部分,为提高信号源的通用性,可靠性,可扩展性及小型化,结合PXI总线技术,设计出多通道信源卡;详细介绍了波形再生硬件模块,外部SRAM存储波形模块及满足设计要求边沿时间短的矩形波的软硬件设计,同时使用VHDL语言编写了数据通信协议模块,实现FPGA与计算机之间的正常通信。     

低功耗FPGA电子系统优化方法

首先与实测系统功耗进行对比,验证了Xilinx公司ISE软件包中FPGA功耗估算工具XPower的准确性。然后对FPGA设计中影响系统功耗的几个相互关联的参数进行取样,通过软件估算不同样点下的系统功耗,找到功耗最低的取样点,得到最佳设计参数,从而达到优化系统设计的目的。实验中通过这种方法,在一个FPGA读写SRAM的系统中,在单位时间读写操作数固定的条件下,选取了读写频率与读写时间占空比这两个参数来优化系统功耗。最终测试数据证明了该方法的正确性。     

基于FPGA的轨道振动信号数字监测接收机设计

设计了一种基于FPGA的轨道振动信号数字监测接收机,详细阐述了接收机的数据流走向及其振动信号频域分析的实现.设计中以Altera的cycloneⅢ系列芯片EP3c25Q240C8为硬件平台,以QuartusⅡ9.1为软件平台,数据存储缓存单元使用ISIS公司的IS61NLP102418,频域分析则使用1024个点的FFT,进行功率谱估计.     

基于双处理器和双口SRAM的高速图形LED屏

介绍了一种基于双处理器和双口SRAM的高速图形LED屏的硬件和软件。该系统采用两片单片机分别负责显示扫描和图形变换 ,两者通过双口SRAM连接 ,实现高速图形显示