高速BiCMOS工艺研究

研究开发了一种准２μｍ高速ＢｉＣＭＯＳ工艺，采用自对准双埋双阱及外延结构．外延层厚度为２．０～２．５μｍ，器件间采用多晶硅缓冲层局部氧化（简称ＰＢＬＯＣＯＳ）隔离，双极器件采用多晶硅发射极（简称ＰＳＥ）晶体管．利用此工艺已试制出ＢｉＣＭＯＳ２５级环振电路，在负载电容ＣＬ＝０．８ｐＦ条件下，平均门延迟时间ｔｐｄ＝０．８４ｎｓ，功耗为０．３５ｍＷ／门，驱动能力为０．６２ｎｓ／ｐＦ．明显优于ＣＭＯＳ门．     

应用于LOCOS隔离工艺的平坦化技术研究

介绍了LOCOS隔离技术的原理,研究了应用于LOCOS工艺的反刻平坦化技术,通过调整刻蚀中反应气体流量等工艺参数,在CHF3流量50 mL/min、O2流量2 mL/min条件下,获得了较好的平坦化表面。研究了应用于LOCOS工艺的CMP平坦化技术,通过调整CMP压力、转速、流量等工艺参数,控制了抛光速率和精度,提高平坦化的均匀性,在工艺条件为压力1psi(1 psi=6.89×103 Pa),转速25 r/min,流量120 mL/min时,获得了良好的平坦化形貌。通过实验对比发现,CMP平坦化效果优于反刻平坦化,适合于实际生产应用。     

A silicon carbide LOCOS process using enhanced thermal oxidation by argon implantation

A process is described for creating local oxidation of silicon structure (LOCOS) structures in silicon carbide using enhanced thermal oxidation by argon implantation. Thicker oxides were created in selective regions by using multiple energy argon implants at a dose of 1 × 10¹⁵ cm⁻² prior to thermal oxidation. Atomic force microscopy was used to analyze the fabricated LOCOS structure.     

新型集成电路隔离技术——STI隔离

集成电路器件的特征尺寸进入深亚微米时代后,由于微细化和性能方面的影响,一些传统的器件结构将不再适用。传统的本征氧化隔离技术由于漏电流、平坦化、高温再分布等方面的原因,将被浅沟隔离技术所取代。论述了集成电路进入深亚微米时代后的STI(浅沟隔离)技术,指出了STI隔离工艺的主要特点、关键工艺及工艺实现方法。     

具有倾斜表面漂移区的SOI LDMOS的工艺设计

对一种具有倾斜表面漂移区SOI LDMOS的制造方法进行了研究,提出采用多窗口LOCOS法形成倾斜表面漂移区的新技术;建立了倾斜表面轮廓函数的数学模型,并开发了用于优化窗口尺寸和位置的计算机程序。TCAD 2-D工艺仿真验证了该技术的可行性。设计了漂移区长度约为15μm的SOI LDMOS。数值仿真结果表明,与RESURF结构器件相比较,其漂移区电场近似为理想的常数分布,并且击穿电压提高约8%,漂移区浓度提高约127%。由此可见,VLT是一种理想的横向耐压技术。     

Silicon condenser microphones with corrugated silicon oxide/nitride electret membranes

Corrugated electret membranes are used in a micromachined silicon microphone. The membranes consist of a permanently corona-charged double layer of silicon dioxide and silicon nitride, known to have excellent charge-storing properties. This electret can replace the external bias needed for condenser microphones. The well-known LOCOS technique—also combined with dry etching—is used for the first time to fabricate membranes with corrugation depths of several microns. The membrane thickness amounts to 600 nm.

The interferometrically measured center deflection is up to 40 nm/Pa for diaphragms with four corrugations of up to 3.3 μm depth and a size of A_M=1 mm². This high mechanical sensitivity limits the dynamic range to sound pressures below 50 Pa. The obtained mechanical sensitivities are in excellent agreement with the theory.

The most compliant corrugated diaphragms result in a microphone sensitivity of 2.9 mV/Pa, an equivalent noise level of 39 dB(A) and a total harmonic distortion below 1.7% at 28 Pa (123 dB SPL). The corrugation depth in the sensors has been only 1.3 μm. All sensors cover the whole audio and low ultrasonic range. The temperature coefficient is between 0.05 and 0.1 dB/K.     

埋氧厚度对硅膜阈值电压及硼杂质分布的影响

通过模拟局部氧化隔离SOINMOSFET器件硅膜和埋氧界面处的应力分布随埋氧厚度的变化情况,分析其对硼杂质再分布的影响机制,得出SOI NMOSFET器件阈值电压对埋氧厚度的依赖关系.模拟结果表明,在原工艺流程完成后再进行一次退火处理,可以减弱应力对器件阈值电压的影响.     

部分耗尽CMOS/SOI工艺

对部分耗尽 CMOS/ SOI工艺进行了研究 ,成功地开发出成套部分耗尽 CMOS/ SOI抗辐照工艺 .其关键工艺技术包括 :PBL (Poly- Buffered L OCOS)隔离、沟道工程和双层布线等技术 .经过工艺投片 ,获得性能良好的抗辐照 CMOS/ SOI器件和电路 (包括 10 1级环振、 5 0 0 0门门海阵列和 6 4K CMOS/ SOI静态存储器 ) .其中 ,NMOS:Vt=1.2 V ,BVds=7.5— 9V ,μeff=42 5 cm2 / (V· s) ,PMOS:Vt=- 0 . 9V,BVds=14— 16 V,μeff=2 40 cm2 /(V· s) ,当工作电压为 5 V时 ,0 .8μm环振单级延迟为 10 6 ps,SOI 6 4K CMOS静态存储器数据读取时间为 40 ns     

隔离技术对SOI PMOSFET中空穴迁移率的影响

在SIMOX和Smart- cut SOI衬底上采用L OCOS和MESA隔离技术制备了部分耗尽PMOSFET,虽然L O-COS隔离器件的阈值电压较小,但其跨导和空穴迁移率明显小于MESA隔离器件.模拟表明,L OCOS场氧生长过程中,由于Si O2 体积膨胀,在硅膜中形成较大的压应力,从而降低了空穴的迁移率.