32位MIPS微处理器中乘法器的设计和实现

在Booth算法的基础上,结合MIPS 4KC微处理器中的流水线结构和乘法器的工作过程,提出了一种改进的Booth乘法器的设计方法,并采用全制定方法实现,用这种方法实现的乘法器单元具有面积小、单元电路可重复性好、版图设计工作量小、功耗低等特点.     

多位乘法器的多阶Booth算法的实现

讨论分析了传统Booth算法及改进二阶Booth算法的特点,提出一种适合多阶算法的一般通式及部分积的实现方法,可根据乘数的位宽采用不同的阶,一次扫描多位相邻的乘数位,由此最大限度地减少了部分积的数目,提高了乘法器的运算速度．     

一种快速浮点乘法单元的设计与实现

以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。     

基于FPGA的高速浮点FFT的实现研究

研究了利用FPGA实现浮点FFT的技术,提出了一种循环控制、RAM访问和蝶形运算三大模块以流水线方式协同工作的方案,结合数据缓冲和并行处理技术,讨论了蝶形运算单元的工作机制。浮点乘法器采用并行Booth编码和3级Wallace压缩树的结构,浮点加法器中采用独立的定点加法器和减法器,使运算得以高速进行。RAM读/写时序和运算参数都可利用寄存器设置。本设计已在Cyclone-Ⅱ系列芯片EP2C8Q208中实现,200MHz主频下,采用外部RAM,完成1024点复数FFT只需750μs。     

基于符号补偿的RISC-V处理器乘法器优化

针对高性能RISC-V处理器乘法运算延迟过长的问题,改进了基本乘法器中的基4-Booth编码以及Wallace树型结构,提出了基于符号补偿的基4-Booth编码以及交替使用3-2压缩器和4-2压缩器的Wallace树型结构。基于符号补偿的基4-Booth编码减少了部分积的数量,降低了符号位进位翻转带来的功耗。改进的Wallace树型结构减少了部分积累加所花费的时钟周期,缩短了乘法器的关键路径,降低了乘法指令的执行延迟。利用VCS仿真验证了改进的乘法器功能正确性,通过板级测试评估了其性能。结果表明,本文的乘法器功能正确,相较于PicoRV32,执行整型乘法指令所花费的时钟周期缩短了88.2%。Dhrystone分数提高了71.7%,功耗降低了4.9%。     

基于Radix-4 Booth编码的模2n+1乘法器设计

模2n+1乘法(n=8、16)在分组密码算法中比较常见,如IDEA算法,但由于其实现逻辑复杂,往往被视为密码算法性能的瓶颈。提出了一种适用于分组密码算法运算特点的基于Radix-4 Booth编码的模2n+1乘法器实现方法,其输入/输出均无需额外的转换电路,并通过简化部分积生成、采用重新定义的3-2和4-2压缩器等措施以减少路径时延和硬件复杂度。比较其他同类设计,该方法具有较小的面积、时延,可有效提高分组密码算法的加解密性能。     

一种32位全定制高速乘法器设计

对乘法器的多种实现方式作了综合比较，分析并实现了一种32位全定制高速乘法器，该乘法器与Synopsys Design Ware相应的乘法器相比速度快14％左右．最后对ASIC设计者选择不同用途的乘法器提供了相应的准则．     

C-Testable modified-Booth multipliers

In this paper the testability of modified-Booth array multipliers for standard cells based design environments is examined for first time. In such cases the structure of the cells may be unknown, thus Cell Fault Model (CFM) is adopted. Two C-testable designs are proposed. A design for an N _x × N_y bits modified-Booth multiplier, which uses ripple carry addition at the last stage of the multiplication, is first proposed. The design requires the addition of only one extra primary input and 38 test vectors with respect to CFM. A second C-testable design is given using carry lookahead addition at the last stage which is the case of practical implementations of modified-Booth multipliers. Such a C-testable design using carry lookahead addition is for first time proposed in the open literature. This second design requires the addition of 4 extra primary inputs. One-level and two-levels carry lookahead adders, are considered. The C-testable design requires 61 test vectors for the former and 73 test vectors for the latter, respectively. The hardware and delay overheads imposed by both C-testable designs are very small and decrease when the size of the multiplier increases.     

FT-SIMD:一种高性能乘法器的设计

为了提高多媒体数据的处理能力,高性能DSP普遍引入了SIMD技术。作为DSP重要组成部分的乘法器也必须具备这一功能。本文对SIMD乘法器的实现进行深入研究,提出了一种新的SIMD乘法器体系结构,采用两个16×8乘法器,通过对其操作数和结果进行符号扩展和拼接等处理,简单而高效地实现了16位FT-SIMD乘法器。同时,本体系结构可以扩展为32位和64位的SIMD乘法器。     

高性能乘加单元的设计

设计了一个16位的高性能乘法累加单元,该电路能在单周期同时完成有符号与无符号整数的乘加、乘减运算,并且具有饱和运算功能.乘加单元采用改进的Booth编码乘法;把补码取反后加1的运算作为一个部分积,把累加数作为一个部分积,符号扩展位缩减后得到的补偿值为常数;部分积累加部分采用4-2压缩器;进位传递加法采用Brent-Kung加法,使结构对称紧凑.乘法累加单元采用hhnec 0.25 μm工艺实现,关键路径延时为4 ns.