Low-power compact composite field AES S-Box/Inv S-Box design in 65 nm CMOS using Novel XOR Gate

The Substitution box (S-Box) forms the core building block of any hardware implementation of the Advanced Encryption Standard (AES) algorithm as it is a non-linear structure requiring multiplicative inversion. This paper presents a full custom CMOS design of S-Box/Inversion S-Box (Inv S-Box) with low power GF (2⁸) Galois Field inversions based on polynomial basis, using composite field arithmetic. The S-Box/Inv S-Box utilizes a novel low power 2-input XOR gate with only six devices to achieve a compact module implemented in 65 nm IBM CMOS technology. The area of the core circuit is only about 288 μm² as a result of this transistor level optimization. The hardware cost of the S-Box/Inv S-Box is about 158 logic gates equivalent to 948 transistors with a critical path propagation delay of 7.322 ns enabling a throughput of 130 Mega-SubBytes per second. This design indicates a power dissipation of only around 0.09 μW using a 0.8 V supply voltage, and, is suitable for applications such as RFID tags and smart cards which require low power consumption with a small silicon die. The proposed implementation compares favorably with other existing S-Box designs.     

A Compact Implementation of AES S-Box Using Evolutionary Algorithm

S-Box based on Composite field arithmetic (CFA) technology is optimized by Genetic algorithm (GA) and Cartesian genetic programming (CGP) model for re-ducing the hardware complexity. After using the CFA tech-nique to map Multiplicative inverse (MI) over GF(28) into composite field GF((24)2), the compact MI circuit over GF(24) is selected from 100 evolved circuits, and same design method is applied to the compact multipli-cation circuit over GF(22). Compared with the direct im-plementations, the areas of optimized circuits of MI over GF(24) and multiplication over GF((22)2) are reduced by 66% and 57.69%, respectively. The area reductions for MI over GF(28) and the whole of S-Box are up to 59.23%and 56.14%, separately. In 180nm 1.8V COMS technology, compared to previous works, the S-Box proposed in this paper has the minimum area and minimum power, which are 11.27% and 6.65% smaller than that of the smallest area S-Box, respectively.     

针对AES的Cache计时模板攻击研究

受微处理器硬件架构和操作系统的影响,分组密码查找S盒不同索引执行时间存在差异,构成了S盒索引的天然泄漏源.该文采用“面向字节、分而治之”的旁路攻击思想,对AES抗Cache计时模板攻击能力进行了研究.首先分析了分组密码访问Cache时间差异泄漏机理,直观地给出了基于碰撞和模板的两种Cache计时攻击方法;其次给出了Cache计时外部模板攻击模型,提出了基于Pearson相关性的模板匹配算法,对128位AES加密第一轮和最后一轮分别进行了攻击应用;为克服外部模板攻击需要一个模板密码服务器的限制,提出了Cache计时内部模板攻击模型,并对AES进行了攻击应用;最后,在不同环境、操作系统、加密Cache初始状态、密码库中,分别进行攻击实验,同前人工作进行了比较分析,并给出了攻击的有效防御措施.     

基于产品包装的数码防伪AES算法分析

数码防伪是国内主流的防伪技术,广泛应用于产品包装、电子商务等领域.数码防伪的关键在于数据加密.详细分析了新一代数据加密标准AES的性能及算法,以及如何利用AES实现文件的加密与解密过程.     

一种基于改进DES算法的高效率FPGA硬件实现

针对DES密钥空间小、抗攻击能力弱的缺点,提出了一种改进S-BOX及相关密钥的DES算法.这种体制增强了穷举法攻击、线性密码分析攻击、差分密码分析攻击的难度,大大降低了信息被窃取的概率.由于硬件实现DES密钥模块内部运作,既可保证在外界无密钥的明文流动,又可具备自锁、自毁功能,具有高速、高可靠性等特点,所以利用VHDL硬件描述语言实现了改进的简化DES算法.实验验证,该方案可以抵抗线性密码分析,确保密码体制没有"陷门",实现真正意义上的保密,同时有效地节约了硬件资源.     

AES算法的一种高效FPGA实现方法

在简要介绍AES算法(Rijndael)加密解密流程的基础上,结合该算法特点,采用复合域方法优化了S-Box的实现,并简化了MixColumns和InvMixColumns的结构,最后采用6级流水线在FPGA上加以高速高效实现.     

网络数据加密算法研究及其应用

文章简要介绍了数据加密技术的发展,对美国最近公布的十五个AES候选算法中的Rijndael算法基本设计原理做了介绍,并讨论了其具体实现过程以及应用,同时对该算法的安全性能做了简要分析。     

一种基于有限域求逆的S-Box实现算法

S-Box是AES密码算法硬件实现的关键，目前主要有两种实现方法：一种是基于查找表，一种是基于有限域求逆。文章首先经过数学变换将有限域GF（2^8）上的元素映射到有限域GF（2^4）^2上，并把GF（2^4）^2上的一个元素变换为GF（2^4）上的两个元素的线性运算。在此基础上，把GF（2^8）上的求逆问题转化为GF（2^4）上的求逆，从而提出了一种基于有限域求逆的低硬件开销的S-Box实现算法。该算法和查找表实现相比，面积减少了57％，适用于诸如智能卡、移动设备等对面积要求比较严格的场合。     

AES加密算法中S-BOX的算法与VLSI实现

基于GF(24)域映射的方法,采用定制方式完成了AES加密算法中关键部件S-Box的设计与实现。设计上基于中芯国际(SMIC)的0.18滋m1P6M设计工艺,经过电路设计与验证、电路仿真、版图设计与验证、版图后仿真得到最终物理版图实现。经过与基于自动综合和布局布线得到的设计的时延和面积的比较,证明该设计是有效的。     

S-盒的保熵性研究

 本文讨论S-盒保熵性,提出组合函数和S-盒的条件熵、保熵性定义,并利用条件熵给出一种判定组合函数、S-盒满足k阶相关免疫的充要条件和理想保熵的条件,给出了具有理想保熵性组合函数和S-盒的一般代数表达式及其安全缺陷.最后,利用熵与Walsh谱的内在联系,提出组合函数和S-盒满足实际保熵的安全条件,以指导实际应用中组合函数及S-盒的应用设计.