Markov-Middleton脉冲噪声模型的硬件实现方法

影响宽带电力线载波通信的关键因素之一是随机突发的脉冲噪声。目前的噪声研究大多停留在理论建模上,缺乏标准化的电力线噪声硬件实现方法。文中深入研究Markov-Middleton脉冲噪声模型,分析产生Markov性质的脉冲序列原理,利用System Generator和Xilinx Vivado联合仿真工具,设计出具有随机突发特性的电力线噪声生成系统,并完成该系统的硬件实现。通过对比现场可编程门阵列(FPGA)输出、Middleton Class A模型仿真与实测电力线噪声的统计特性,证明了该硬件实现方法能够生成具有随机突发性和时间相关性的脉冲噪声。通过搭建实验室环境下的电力线载波通信系统,测试不同参数下噪声对通信成功率的影响程度,对比其他的硬件实现方法,验证了所提方法的工程应用价值。     

图像FAST角点检测算法的FPGA实现与系统集成

基于Vivado HLS工具封装了包括FAST算法和AXI接口的FPGA硬件IP,并将该IP集成到工业摄像机的嵌入式系统中,工作摄像机中FAST算法的最终处理结果传输给视觉检测设备主机.利用相同图像的FAST角点检测算法对FPGA算法电路和OpenCV算法程序进行对比实验,完成相同功能的情况下前者的处理速度比后者快约6...     

基于Vivado HLS的FPGA开发与应用研究

为在硬件中更快速地实现数字信号处理或图像处理算法,可使用Vivado HLS工具与Zynq系列的全可编程SoC进行FPGA的设计与开发.开发者能够借助它们直接使用C或C++语言进行FPGA的开发,相对于Verilog或VHDL设计而言,开发周期短、成本低。本文详细介绍了Vivado HLS工具的特点与应用等内容,并以"图像色调分离"和"循环编码器"两种不同类型的实例,描述了该工具的使用方法与设计技巧.     

基于可编程逻辑门阵列软硬件协同设计的心律失常分类系统

近年来,心律失常分类成为生理信号分析中的研究热点。心律失常现象在临床上十分常见,其出现时伴随心电信号中的心拍呈现具有反常形态和节律的波形。正确及时地检测、发现心律失常,并准确地进行心血管疾病的预警,在临床诊断初期具有重要意义。但人工判断异常心电图的远程系统实时性较低,可能延误病人的最佳治疗时机。将心律失常分类算法应用在可穿戴设备等边缘侧智能终端,一方面能够对心电信号进行实时分析处理,另一方面也提高了设备的灵活性及安全性。可编程逻辑门阵列器件作为边缘计算的一种实现形式,在生理信号处理中已经得到了广泛的应用,虽然可编程逻辑门阵列可进行实时流水线操作,但其基于 Verilog 或 VHDL 硬件描述语言,具有开发周期长、成本高、难度大及调试困难等缺点。针对这一问题,该文采用 Xilinx 公司新推出的高层次综合工具 Vivado HLS,以实现基于 MIT-BIH 数据集的心律失常五分类算法,并使用 Xilinx Zynq FPGA 作为硬件平台,在心电信号测试集上进行测试。测试结果显示,该系统的平均分类准确率可达 99.12%,单个心拍分类平均耗时 3.185 ms,与纯 PS 端的单 ARM 核相比,该系统实现了 5.64 倍以上的加速性能。     

基于Vivado HLS的求取特征点图像坐标的设计

针对传统嵌入式处理器处理高清图像时功耗高、延时长以及数据存储带宽受限等问题,文中提出了对软件进行硬件加速以提高图像处理系统计算性能的方案。该设计采用Xilinx高层次综合工具Vivado HLS,通过软硬件协同设计将OpenCV及C++编写的算法程序转化为RTL硬件。设计成果显示,该方案有效的提高了系统的计算性能,并且缩短了硬件开发周期。     

基于ZYNQ的变流器通用控制平台研究

提出一种基于ZYNQ可扩展处理平台的新型变流器控制系统方案,并使用Vivado开发软件进行软硬件协同设计。其中ARM完成变流器控制策略的实现,主要包括闭环控制算法、最大功率点跟踪、功率调节、通信等功能;FPGA完成A/D采样芯片控制、三相锁相环控制、SVPWM波形控制、PWM逻辑模拟控制等功能,并采用了基于WiFi透传模块的故障信息传输系统。在三电平光伏并网逆变器的实验表明:该控制器能够完成复杂控制算法的快速运算,并网运行性能可靠。     

基于FPGA的Laplace边缘检测算法设计与实现

针对目前数字图像处理速度普遍不足的问题,基于System Generator软件,在Xilinx的xc7z020-1 clg484型FPGA上设计了一种以Laplace图像边缘检测算法为核心的图像边缘检测系统.系统采用模块化的设计方法构造了缓存器模块、边缘检测模块和图像二值化模块,并使用Vivado软件成功进行了仿真与实现.实验结果表明,该设计的处理速度快、效果好.     

基于Vivado HLS的Down Scaler视频系统设计

介绍一种基于FPGA的Down Scaler视频系统设计.系统的核心部件采用Xilinx Kintex-7的板载XC7K325T芯片,系统设计使用Vivado工具,包括使用Vivado HLS进行Down Scaler模块设计.首先按照Vivado HLS的代码规范进行Down Scaler模块的C/C++代码编写,然后利用编译工具生成RTL级代码和综合结果Down Scaler IP核,最后将Down Scaler IP核与TPG、VDMA等Xilinx视频IP核互连,构建实时视频系统.在满足实时性要求和FPGA资源消耗要求的条件下,该设计实现了对Down Scaler视频算法从PC端软件处理方式向FPGA平台硬件处理方式的移植.     

MicroBlaze软核处理器的SPI控制器设计

设计了一种基于Xilinx公司提供的MicroBlaze微处理器的SPI控制器.该SPI具有可配置的分频器、三线—四线转换功能,同时可以根据外接的芯片SPI总线需求配置其数据发送的方式.该SPI控制器的逻辑功能在Modelsim下仿真结果正确,并且在Virtex-7芯片上运用此控制器配置多款高速数据转换器、时钟芯片等.验证结果表明,该SPI控制器具有使用灵活、便于移植、易于使用、可以同时配置多片器件等优点.     

基于Vivado HLS的特征点坐标提取和AXI4-Stream接口高速传输

基于ZYNQ-7000片上系统(SOC)的嵌入式图像处理模块实现了特征点提取和高速数据传输,降低了图像处理部分的功耗,同时提高了处理速度。为了同时发挥ZYNQ芯片中处理器系统(PS)和可编程逻辑(PL)的优势,在PL中实现计算密集型的图像处理过程以提高处理速度,而在PS中控制系统的流程以提高模块的灵活性,还利用Vivado HLS高层次综合工具生成特征提取和坐标计算的IP核。所提出的图像处理和传输方案具有较高的处理速度,比基于ARM的方案实现速度提升了15.6倍。