基于多核与众核结构的并行编程模型研究

针对并行计算机不同的数据存储方式,分析对比了基于多核和众核体系结构的共享存储并行编程模型和分布式存储并行编程模型,以CUDA和OpenCL为例介绍了基于异构计算机系统的并行编程模型,指出基于异构平台的混合编程在今后的大规模并行应用中必将成为主流。     

基于TMS320C6678的多核程序加载研究与实现

针对多核D SP系统程序加载复杂的问题,基于T MS320C6678对多核程序加载进行了研究与设计。从一级引导程序出发,设计并优化了多核程序内容存储格式。设计了简洁的二级引导程序,以修正一级引导程序只识别主核程序入口地址,而从核入口地址缺失的现象。为了快速生成特定格式的多核程序内容,设计了多个工具用于添加S PI启动参数表、DDR3启动表、从核程序入口地址以及完成程序内容格式的转换。实现了S PI Flash多核程序加载以及基于I2C主模式的Nand Flash多核程序加载。     

Two‐phase trace‐driven simulation (TPTS): a fast multicore processor architecture simulation approach

Simulation is indispensable in computer architecture research. Researchers increasingly resort to detailed architecture simulators to identify performance bottlenecks, analyze interactions among different hardware and software components, and measure the impact of new design ideas on the system performance. However, the slow speed of conventional execution‐driven architecture simulators is a serious impediment to obtaining desirable research productivity. This paper describes a novel fast multicore processor architecture simulation framework called Two‐Phase Trace‐driven Simulation (TPTS), which splits detailed timing simulation into a trace generation phase and a trace simulation phase. Much of the simulation overhead caused by uninteresting architectural events is only incurred once during the cycle‐accurate simulation‐based trace generation phase and can be omitted in the repeated trace‐driven simulations. We report our experiences with tsim, an event‐driven multicore processor architecture simulator that models detailed memory hierarchy, interconnect, and coherence protocol based on the TPTS framework. By applying aggressive event filtering, tsim achieves an impressive simulation speed of 146 millions of simulated instructions per second, when running 16‐thread parallel applications. Copyright © 2010 John Wiley & Sons, Ltd.     

基于TMS320C6678的语种识别并行算法设计与实现

针对语种识别在实际应用中的实时性需求,在分析语种识别算法原理和多核DSP任务并行的基础上,设计了一种基于TMS320C6678的语种识别算法并行实现方法。该方法实现了任务级并行流水和核间高效通信。实验结果表明,该方法可靠、有效,并且使该系统至少能够完成132路的实时识别任务。     

多核体系下的并行任务构建

基于多核体系下的系统运行效率越来越受到各行业的关注,一个系统往往是由若干软件子模块构成的.一个完整的系统可以由Tomcat,Httpd以及Lucene这3个软件模块构成.这些软件本身均进行了一定的优化,各自运行效率都良好,可是如果将它们整合成一个系统,其效率的提高仍需要从整体多方面考虑.从不同软件的子任务之间的关系入手,通过分析它们的特点,提出苦干提高整体性能的方案.研究贡献在于以下3个方面:1)线程间同步操作的消除;2)通过多任务重排提高并行度;3)系统调用的单线程化.结果表明系统整体性能得到了提高,同时,每个子任务完成的功能更加清晰明了.     

多核处理器共享资源管理技术研究

现代多核处理器结构的设计使得集成在同一块芯片上的多个执行核共享各种硬件资源,如片上最后一级Cache、内存控制器、前端总线以及硬件预取单元等,而多线程的并行执行导致核与核之间其享资源的争用,造成系统整体性能的下降,如何有效地解决多核共享资源冲突来提升系统的整体性能以及应用程序的服务质量成为当今研究的热点.文章首先概要介...     

基于多核任务并行处理的DSP软硬件设计

多核处理器的软件和硬件设计从传统的任务串行到任务并行处理,与单核处理器软硬件设计区别较大。本文以8核DSP芯片TMS320C6678为例,介绍了多核DSP的系统结构、多核处理器的任务分割和任务分配到各个核的方法、多个核之间的任务管理和核间通信,以及基于多核导航器的硬件设计方法。     

多核环境下面向仿真组件的HLA 成员并行框架

提出了一种面向仿真组件的并行联邦成员框架,以解决基于HLA(high level architecture)复杂仿真系统联邦成员开发的问题,并提升多核处理器环境下联邦成员的运行性能.并行联邦成员框架通过仿真组件的组合、装配来构建联邦成员.通过仿真引擎管理、数据分发管理、对象管理、组件管理服务和负载平衡功能,并行联邦成员框架为仿真模型构建了一个多核的并行执行环境,并确保并行成员能与RTI正确交互.通过实验来研究并行成员框架引入的额外开销,并比较并行成员和普通成员的性能.实验结果表明,并行框架能够充分利用多核处理器的计算能力来减少仿真系统运行时间,提高系统性能.     

多核系统共享内存资源分配和管理研究

对于共享内存资源的多核系统来说,分配和管理有限的内存资源是一个非常重要且具有挑战性的问题.随着处理器核数的快速增长,不同线程间的访存请求对系统中共享内存的竞争也愈发激烈,由此导致的对系统性能和系统公平性的影响也更加显著.为了缓解这一问题,除了增加可用共享资源外,公平高效地管理和利用共享内存资源至关重要.在各类共享资源中,对系统性能影响最大的是共享Cache和DRAM.文中将这两级共享内存资源的分配和管理研究归结为三个重要方面,包括共享缓存分区、访存请求调度以及地址映射优化,并从优化系统吞吐率和公平性方面分析总结了一系列共享缓存分区策略,从缓解多线程对DRAM的竞争和相互干扰方面分析概括了一系列访存调度算法和地址映射策略.最后对共享内存资源未来的研究和发展做了总结和展望.     

基于二步法的多芯电缆非侵入式电流测量校正方法

为了解决多芯电缆的非侵入式电流测量由于被测对象信号微弱、系统灵敏度高、易受环境因素干扰,造成测量误差较大的问题,采用磁阻传感器的非侵入式电流测量系统为研究对象,在分析系统测量方法及硬铁、软铁和比例因子等误差构成的基础上,提出一种基于二步法的误差校正方法,该方法通过对传感器输出信号进行非线性变换,构造了与误差相对应的矩阵方程,并在对方程求解后进行非线性回归计算,从而实现对多芯电缆的电流测量值的动态误差修正.实验结果表明,该方法可以同时校正非侵入式电流测量系统的线性误差与部分非线性误差.