基于FPGA的一类低密度奇偶校验码的实现

本设计用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验LDPC(Low Density Parity Check)码。本文所提到的LDPC码是采用并行编码和部分并行译码结构。同时本文采用的是一种系统码结构，这种码的最主要的优点就是它的生成矩阵能够很容易地从奇偶校验矩降的一定变换而得到，这样，应用FPGA实现译码器的同时，能够简单有效地实现对应的编码器。该设计是针对分组块长为345比特，码率为4／5，采用了6位量化方案。本文用现场可编程门阵列(FPGA)实现了LDPC码的编码，译码电路，并且通过QUARTUS仿真测试以及下载到实验板ATERA芯片的调试，表现出好的纠错性能。

FPGA Implementation of a Class of LDPC Encoder and Decoder