一种快速实现时序收敛的设计方法

为了解决处理器时序收敛困难和设计时间长的问题，本文基于14 nm的定制化处理器（WS＿CPU）提出了一种高效可靠的设计方法：（1）基于一种新型的FCHT(Flexible Configurable H-Tree)时钟结构，实现时钟信号均匀分配和减少绕线时间，同时采用CCOPT(Clock Concurrent Optimization)技术进行时钟树综合优化；（2）在综合阶段采用DCG(Design Compiler Graphical)模式和门控时钟插入技术，提前评估设计风险从而减少布局布线的迭代时间。验证结果表明，当WS＿CPU时钟频率为1 GHz时，寄存器之间建立时间的时序余量为108 ps，有效地实现了时序快速收敛，同时FCHT结构相比传统平衡树、柔性H树、3级H树的芯片总功耗分别减少了7.71%、6.18%、7.87%;FCHT时钟结构相比传统平衡树在时序修复上节省了3 156 min，相比柔性H树节省了5 220 min的时序修复时间，缩短了芯片的设计周期。