| 具有锁频/锁频-锁相两种工作模式的CMOS数字锁相环 |
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| 引用本文： | 刘素娟,杨维明,陈建新,蔡黎明,徐东升. 具有锁频/锁频-锁相两种工作模式的CMOS数字锁相环[J]. 微电子学与计算机, 2005, 22(7): 1-4,9 |
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| 作者姓名： | 刘素娟 杨维明 陈建新 蔡黎明 徐东升 |
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| 作者单位： | 1. 北京工业大学光电子实验室,北京,100022
2. 中国华大集成电路设计中心,北京,100015 |
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| 基金项目： | 国家高科技研究发展计划项目（2002AAlZ1290） |
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| 摘 要： | 提出了一种新型的数字锁相环（DPLL），它具有锁频（FL）和锁频-锁相（FPL）两种工作模式，在FL和FPL两种工作模式下分别可以获得较低的频率抖动和相位噪声。并采用自校准技术，具有快速锁定，低抖动，工作频率范围宽的优点。
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| 关 键 词： | 数字锁相环（DPLL） 锁频（FL） 锁频-锁相（FPL） |
| 文章编号： | 1000-7180（2005）07-000-04 |
| 收稿时间： | 2005-05-09 |
| 修稿时间： | 2005-05-09 |
A CMOS Digital PLL with FL and FPL Lock Modes |
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| LIU Su-juan,YANG Wei-ming,CHEN Jian-xin,CAI Li-ming,XU Dong-sheng. A CMOS Digital PLL with FL and FPL Lock Modes[J]. Microelectronics & Computer, 2005, 22(7): 1-4,9 |
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| Authors: | LIU Su-juan YANG Wei-ming CHEN Jian-xin CAI Li-ming XU Dong-sheng |
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| Abstract: | A CMOS digital PLL(DPLL) with FP and FPL lock modes is presented. The DPLL operating in FP and FPL lock modes acquire small frequency jitter and the improved phase-noise. The self-calibration technique is employed to acquire fast locking, low jitter, and a wide locking range. |
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| Keywords: | Digital Phase-Locked Loop(DPLL) Frequency Lock(FL) Frequency-Phase Lock(FPL) |
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