| 时钟信号竞争型三值CMOS边沿触发器 |
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| 引用本文： | 吴训威,韦健,汪鹏君. 时钟信号竞争型三值CMOS边沿触发器[J]. 电子学报, 2000, 28(9): 126-127 |
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| 作者姓名： | 吴训威 韦健 汪鹏君 |
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| 作者单位： | 1. 宁波大学电路与系统研究所,宁波 315211;2. 浙江大学信电系,杭州 310027 |
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| 基金项目： | 国家自然科学基金!(No.697730 34)，浙江省自然科学基金!(No .6970 64) |
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| 摘 要： | 本文利用时钟信号的竞争冒险现象,提出了CMOS时钟信号竞争型三值D型边沿触发器的逻辑设计.通过PSPICE程序模拟,证实了该设计具有正确的逻辑功能,而且与传统的三值D型维持阻塞触发器相比,它具有更简单的结构和更低的功耗.
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| 关 键 词： | 多值逻辑 锁存器 触发器 竞争冒险 低功耗 |
| 收稿时间： | 1999-07-07 |
Novel CMOS Ternary Edge-triggered Flip-flop |
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| WU Xun-wei,WEI Jian,WANG Peng-Jun. Novel CMOS Ternary Edge-triggered Flip-flop[J]. Acta Electronica Sinica, 2000, 28(9): 126-127 |
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| Authors: | WU Xun-wei WEI Jian WANG Peng-Jun |
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| Affiliation: | 1. Inst.of Circuits and Systems,Ningbo University,Ningbo 315211,China;2. Dept.of Info.& Elect.Eng.,Zhejiang University,Hangzhou 310027,China |
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| Abstract: | The narrow pulse produced by the race-hazard of clock is used to control the ternary latch,so as to meet the 'non-transparent’ demand.Based on it,a CMOS D-type ternary edge-triggered flip-flop is proposed.This design is proved to have an exact logic function by PSPICE simulation,and it has a simple construction and lower power dissipation at the same time. |
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| Keywords: | multi valued logic latch flip flop race hazard low power dissipation |
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