| 一种基于内插法符号同步电路的设计 |
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| 引用本文： | 赵行波,张海亮,贺光辉,周祖成.一种基于内插法符号同步电路的设计[J].微计算机信息,2006,22(32):274-276. |
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| 作者姓名： | 赵行波 张海亮 贺光辉 周祖成 |
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| 作者单位： | 10084,北京清华大学电子工程系 |
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| 基金项目： | 国家高技术研究发展计划(863计划) |
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| 摘 要： | 提出了一种新的符号同步电路结构,采用立方插值和O&M定时误差检测相结合的算法实现符号定时同步,并通过AlteraDSPBuilder完成该电路的设计、仿真和分析,将设计用AlteraStratixIIFPGA实现,应用在实际的接收机中,证明其能纠正1%的定时误差,工作时钟频率最高可达到130MHz。
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| 关 键 词： | 符号同步 插值 定时误差检测 |
| 文章编号： | 1008-0570(2006)11-2-0274-03 |
| 修稿时间： | 2006年2月20日 |
The Design of an Interpolation-based Symbol Timing Synchronization Loop |
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| ZHAO XINGBO,ZHANG HAILIANG,HE GUANGHUI,ZHOU ZUCHENG.The Design of an Interpolation-based Symbol Timing Synchronization Loop[J].Control & Automation,2006,22(32):274-276. |
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| Authors: | ZHAO XINGBO ZHANG HAILIANG HE GUANGHUI ZHOU ZUCHENG |
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| Abstract: | In this paper, a new structure for symbol synchronizing is proposed. Cubic interpolator and O&M timing error detector are introduced in this design, and the loop was built with Altera DSP Builder. After simulation and performance analysis, the design is implemented in Altera Stratix II FPGA. Finally, the application of the design in practical receiver proves it can correct 1% symbol timing error and work at clock rate up to 130MHz. |
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| Keywords: | FPGA |
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