| 基于Verilog计算精度可调的整数除法器的设计 |
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| 引用本文： | 叶显阳,张海勇,皮代军,秦水介. 基于Verilog计算精度可调的整数除法器的设计[J]. 现代电子技术, 2009, 32(3) |
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| 作者姓名： | 叶显阳 张海勇 皮代军 秦水介 |
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| 作者单位： | 贵州省光电子技术及应用重点实验室,贵州,贵阳,550025 |
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| 基金项目： | 教育部高等学校优秀青年教师教学科研奖励计划，留学回国人员科研启动基金，教育部高等学校博士学科点专项科研基金，贵州省优秀青年科技人才培养计划基金 |
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| 摘 要： | 传统整数除法算法采用多次相减的方法来实现运算,相减的过程耗费了大量时钟脉冲,而且对运算结果的最后一位没有进行处理.针对传统的整数除法器,提出一种基于Verilog计算精度可调的整数除法器的设计方法,运用移位、循环减法和四舍五入的方法对数据进行处理,提高了处理速度和精确度.用Cadence公司的NC-Verilog仿真器对所设计的除法器进行仿真验证,结果显示该除法器达到了预期功能.
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| 关 键 词： | 整数除法 处理速度 精确度 |
Design of Integer Divider with Adjustable Precision Based on Verilog |
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| YE Xianyang,ZHANG Haiyong,PI Daijun,QIN Shuijie. Design of Integer Divider with Adjustable Precision Based on Verilog[J]. Modern Electronic Technique, 2009, 32(3) |
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| Authors: | YE Xianyang ZHANG Haiyong PI Daijun QIN Shuijie |
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| Abstract: | |
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| Keywords: | Verilog |
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