基于新型部分积生成器和提前压缩器的乘法器设计

为了提高乘法器性能，采用基4 Booth编码算法设计Booth编码器，使用华莱士树压缩结构设计16 bit有符号数乘法器；针对部分积生成的复杂过程提出一种新的部分积生成器，同时进行部分积的产生与选择，提高了部分积生成效率；针对压缩过程中的资源浪费，提出一种部分积提前压缩器，将某几位部分积在进入压缩树之前进行合并，减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合，关键路径延时为0.77 ns，总面积为937.3μm²，功耗为935.71μW，能够较好地提升乘法器的面积利用率和运算性能。