| 基于FPGA的RS（255，223）译码器的设计 |
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| 引用本文： | 李健 许春凤 武文红. 基于FPGA的RS（255，223）译码器的设计[J]. 微计算机信息, 2007, 23(1Z): 240-241 |
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| 作者姓名： | 李健 许春凤 武文红 |
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| 作者单位： | 内蒙古呼和浩特内蒙古工业大学信息工程学院,内蒙古呼和浩特内蒙古010051 |
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| 基金项目： | 基金项目：内蒙古自治区科技厅攻关项目（项目号为20040401） |
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| 摘 要： | 在Blahut提出Reed Solomon码时域译码算法的基础上，提出了一种时域RS（255，223）译码算法，并用FPGA和Verilog HDL语言实现了该译码器。主要包括伴随式计算、改进的BM算法、错误位置计算和错误值计算的硬件电路。
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| 关 键 词： | RS码 时域译码 FPGA CCSDS |
| 文章编号： | 1008-0570（2007）01-2-0240-02 |
| 修稿时间： | 2006-09-252006-10-22 |
Design of the RS(255,223) Decoder Based on FPGA |
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| LI JIAN XU CHUNFENG WU WENHONG. Design of the RS(255,223) Decoder Based on FPGA[J]. Control & Automation, 2007, 23(1Z): 240-241 |
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| Authors: | LI JIAN XU CHUNFENG WU WENHONG |
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| Abstract: | |
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| Keywords: | RS code time-domain decode FPGA CCSDS |
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