| VHDL语言分析器的设计与实现 |
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| 引用本文： | 牛振东,徐崇杰.VHDL语言分析器的设计与实现[J].计算机学报,1994,17(10):777-785. |
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| 作者姓名： | 牛振东 徐崇杰 |
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| 作者单位： | 北京理工大学ＡＳＩＣ研究所，中国科学院计算技术研究所ＣＡＤ开放实验室 |
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| 基金项目： | 国家自然科学基金,国家“八五”攻关项目 |
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| 摘 要： | ＶＨＤＬ高级综合系统是逻辑设计领域的热点，作为其前端的ＶＨＤＬ语言分析器是综合系统中其它各子系统（如综合、模拟等）的支撑，它生成ＶＨＤＬ源描述的中间格式并将此结果存入数据库供其它子系统引用。本文重点介绍基于ＶＨＤＬ ＩＥＥＥ１０７６－１９８７全集的ＶＨＤＬ语言分析器的设计与实现技术，并给出了有关结果，该分析器通过了许多实例。
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| 关 键 词： | VHDL语言 语言分析器 逻辑设计 |
DESIGN AND IMPLEMENTATION OF A LANGUAGE ANALYZER FOR VHDL |
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| Niu Zhendong,Xu Songjie and Liu Mingye.DESIGN AND IMPLEMENTATION OF A LANGUAGE ANALYZER FOR VHDL[J].Chinese Journal of Computers,1994,17(10):777-785. |
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| Authors: | Niu Zhendong Xu Songjie and Liu Mingye |
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| Abstract: | |
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| Keywords: | VHDL VHDL analyzer YACC Lex |
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