| 8~25 GHz 1∶8高速分频器的设计 |
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| 引用本文： | 张楠,陆泼,苏浩,石春琦,张润曦.8~25 GHz 1∶8高速分频器的设计[J].微电子学,2014(5):670-674. |
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| 作者姓名： | 张楠 陆泼 苏浩 石春琦 张润曦 |
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| 作者单位： | 华东师范大学 微电子电路与系统研究所, 上海 200062;华东师范大学 微电子电路与系统研究所, 上海 200062;华东师范大学 微电子电路与系统研究所, 上海 200062;华东师范大学 微电子电路与系统研究所, 上海 200062;华东师范大学 微电子电路与系统研究所, 上海 200062 |
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| 基金项目： | 上海市科技创新行动计划(13511500702)；复旦大学专用集成电路与系统国家重点实验室开放课题(10KF013)；中国科学院上海微系统所无线传感器网络与通信重点实验室开放课题 |
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| 摘 要： | 采用IBM 0.13 μm CMOS工艺,在锁相环系统电源电压2.5 V的条件下,以三级分频器级联的方式实现了一款8~25 GHz 1∶8高速分频器电路。为了获得更高的工作速度和灵敏度,设计中对传统的伪差分结构锁存器进行了拓扑和版图优化,基本的二分频单元由锁存器和输出缓冲级电路构成,以保证版图布线后信号传输的衰减最低。后仿真结果表明:在电源电压2.5 V时,分频器的核心电路(第一级)功耗为21.75 mW,对应的版图尺寸为70 μm×35 μm；在输入信号峰峰值900 mV的条件下,分频范围达到8~25 GHz,并通过了所有工艺角和温度仿真。
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| 关 键 词： | CMOS PLL 高速分频器 伪差分结构 |
| 收稿时间： | 2013/7/25 0:00:00 |
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