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基于Verilog HDL设计实现的乘法器性能研究
引用本文:赵娟,李振坤,刘怡俊,张希花,刘玉转. 基于Verilog HDL设计实现的乘法器性能研究[J]. 微计算机信息, 2008, 24(8): 78-80
作者姓名:赵娟  李振坤  刘怡俊  张希花  刘玉转
作者单位:广东工业大学计算机学院,广东,510006
摘    要:本文在设计实现乘法器时,采用了4-2和5-2混合压缩器对部分积进行压缩,减少了乘法器的延时和资源占用率;经xilinx ISE和Quartus Ⅱ两种集成开发环境下的综合仿真测试,与用Verilog HDL语言实现的两位阵列乘法器和传统的Booth编码乘法器进行了性能比较,得出用这种混合压缩的器乘法器要比传统的4-2压缩器构成的乘法器速度提高了10%,硬件资源占用减少了1%.

关 键 词:Verilog HDL  改进Booth算法  乘法器  Verilog HDL  设计实现  阵列乘法器  性能比较  研究  based  Performance  Research  Multiplier  用减  资源占  硬件  速度提高  构成  编码  Booth  语言实现  仿真测试  综合  成开发环境
文章编号:1008-0570(2008)03-2-0078-03
修稿时间:2008-01-05

Design of Multiplier and Research on Performance based on Verilog HDL
ZHAO JUAN,LI ZHENKUN,LIU YIJUN,ZHANG XIHUA,LIU YUZHUAN. Design of Multiplier and Research on Performance based on Verilog HDL[J]. Control & Automation, 2008, 24(8): 78-80
Authors:ZHAO JUAN  LI ZHENKUN  LIU YIJUN  ZHANG XIHUA  LIU YUZHUAN
Abstract:
Keywords:
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