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| Verilog—HDL在数字ASIC设计上的应用 | |
| 引用本文： | 须国宗,梁洪昌,等.Verilog—HDL在数字ASIC设计上的应用[J].微处理机,1996(1):27-30. |
| 作者姓名： | 须国宗 梁洪昌 |
| 作者单位： | 中国科学院上海冶金所微电子学分部CAD室!上海200233 |
| 摘 要： | 本文探索了在CADENCE环境下采用Verilog－HDL工具从顶到下设计ASIC的一般方法。工作着重在单元库的建立和RTL级的逻辑综合与优化技术。从系统功能出发，进行多层次设计，Verilog－HDL设计工具可以提供强有力支持。本文通过一个设计实例介绍了Verilog－HDL设计工具的应用。 |
| 关 键 词： | CADENCE环境 Verilog-HDL工具 ASIC |
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